电子系统SI/PI论坛

标题:DDR串扰问题在你最意想不到的地方

日期:2021年4月22日

时间:太平洋时间上午11:00 /东部时间下午2:00

提出的:Jayaprakash Balachandran，思科技术主管和Hannah Bian，思科信号完整性工程师

文摘:
双数据率5 (DDR5)数据的快速传输要求许多信号完整性(SI)工程师投入大量的分析时间，以确保数据信号满足与联合电子设备工程委员会(JEDEC)数据总线规范相关的误码率(BER)和掩码要求。本次演讲将展示，虽然数据总线获得了所有的荣誉，但DDR设计和分析的其他部分也值得关注。加入本演示，了解思科工程师如何花费部分DDR分析时间，并能够在原型阶段之前发现问题，从而避免昂贵的PCB再生。

主持人的个人简介:
Jayaprakash Balachandran(JP)他就职于思科系统公司统一计算服务器(UCS)部门。JP拥有超过16年的高速设计经验，并拥有比利时KUL/IMEC的博士学位。他有许多同行评审的出版物，并领导OCP/ODSA的PoC工作流程。

汉娜扁毕业于东南大学，射频集成电路设计专业。自2014年以来，她在思科担任信号完整性工程师，致力于UCS服务器设计。她涵盖了高速串行IO和DDR3/4/5通道建模和分析。其他专业兴趣包括探索新的SI/PI分析流程和方法，以加速产品开发周期。

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