联机EDI CON

标题:基于FPGA的DDR4-3200信道建模与信号完整性分析

日期:2020年10月20日

时间:太平洋时间上午10点/东部时间下午1点

提出的:Benjamin Dannan, IEEE顾问

文摘:
DDR4需要严格的高速运行规格，然后确保设计裕度针对1e-16的目标系统误码率。使用FPGA作为内存控制器，DDR4现在能够达到每引脚3200 Mbps的速度。这次演讲展示了如何用FPGA建模DDR4内存通道，并演示了DDR4-3200速度的DDR4通道和信号完整性分析。我们考虑信道特性、模端选择和均衡控制来优化我们的DDR4信号。演讲包括使用Keysight Pathware ADS和Xilinx Versal FPGA与MICRON内存提供通道模拟的初步分析。

主持人生物:

本杰明Dannan他是IEEE高级会员，拥有多方面的背景，包括广泛的专业工程和军事经验。他的专业工程经验包括11年的设计，开发和推出生产产品，从全自动机器人平台，到泛倾斜变焦(PTZ)摄像机视频系统，到地面战斗车辆。他的设计经验包括为大容量、高可靠性、恶劣环境开发解决方案，这也需要高速PCBA设计、机电一体化设计、传感器设计以及满足EMC敏感性或辐射EMI要求的设计解决方案。他是SI/PI概念、高速设计、多层PCB设计、视觉系统、机器人技术方面的专家，并拥有多年的EMC产品开发和认证经验，以支持全球产品发布。Benjamin还拥有网络安全的Security+认证。他毕业于普渡大学(Purdue University)，获得BSEE学位，毕业于宾夕法尼亚州立大学(The Pennsylvania State University)，获得电气工程硕士学位。

请注意:
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