长期以来，双数据速率(DDR)内存一直是pc机的主要系统内存。最近，它在嵌入式系统中的使用也越来越多。让我们看一下DDR接口的基础知识，然后进入物理层测试(参见图1)。

图1:物理层DDR测试的代表性测试设置

DDR接口需要每个DRAM芯片通过几条数字数据线向存储器控制器传输数据。这些数据流伴随着频闪信号。因为数据既可以从控制器流向DRAM(写入操作)，也可以从DRAM流向控制器(读取操作)，所以这些数字线本质上是双向的。

通用时钟、命令和地址线服务于所有DRAM芯片。因为这些线路控制着接口的操作，所以它们在控制器和内存ic之间是单向的。图2演示了从DDR3标准开始使用的“飞越”拓扑。

图2:普通时钟、命令和地址线连接DRAM芯片和控制器

DDR是“双数据速率”内存，因为数据传输是定时的:一个字节在时钟的上升沿上传输，另一个在时钟的下降沿上传输。时钟以DDR数据速率的一半运行，并分布到所有内存芯片上。

DDR命令总线由几个控制DDR接口操作的信号组成。命令信号仅在时钟的上升沿上进行时钟处理。可能的命令状态因DDR速度等级而异，但可以包括:取消选择、不操作、读、写、银行激活、预充值、刷新和模式寄存器设置。

地址总线选择DRAM的哪个单元被写入或读取。和命令总线一样，地址总线也是单时钟的。总线上的位值决定要写入或读取的组、行和列。

由于接口的双向特性，数据在存储器和控制器之间以突发的方式传输。为此，频闪(DQS)信号是一种差分“突发时钟”，仅在读写操作期间起作用。自DDR诞生以来，在大多数DDR世代中，读和写的频闪和数据信号之间的时序关系是不同的(参见图3)。

图3:读和写时，DDR频闪和数据信号的时序关系是不同的

最后，每个DRAM芯片都有多条并行数据线(DQ0、DQ1等等)，它们将数据从控制器传送到DRAM，用于写操作，反之亦然，用于读操作。数据信号是真正的双数据速率信号，以与时钟/频闪相同的速率转换(每个时钟周期两次传输)。

作者简介:

David Maliniak于2012年加入Teledyne LeCroy，此前他在电子B2B媒体担任了30多年的作家/编辑，其中大部分时间都花在电子设计方面，包括EDA和T&M。大卫在纽约大学获得新闻学学士学位。

这条信息最初出现在电视上测试发生博客。