在任何电子开发方法中，通常有三个主要阶段;设计前的探索阶段，评估可行性和权衡;设计阶段，构建详细的原理图和物理布局;验证阶段，在签署设计制造之前分析最终边际。从效率的角度来看，必须将尽可能多的实际分析从验证阶段转移到探索阶段。在开发的上游越远，就越容易进行更改和优化设计。然而，随着设计在开发周期中的进展，这些自由度会迅速缩小，实现更改变得更加耗时和昂贵。

上游执行分析的主要挑战之一是分析中使用的不完整模型。通常，在互连上执行提取的完整物理布局还不存在。那么如何填补空白来进行早期分析呢?

今天的EDA工具提供了多种方法来填补这些空白。当从空白画布开始时，一种方法是实例化IBIS模型，并使用2D字段求解器生成简单的w元素模型，以制定基本拓扑，以便进行初始信号权衡。I/O缓冲区强度、终止、跟踪长度和路由拓扑/存根都可以被评估和扫描，以评估它们对信号完整性、眼图和眼罩边缘的影响。

举一个简单的例子，考虑一个串端T型拓扑的时钟分布网络。当定义系统块定义时，可以在原理图阶段之前开始探索接口。

可以捕获约束来定义驱动程序和串联终端之间的长度。输出驱动器阻抗+电阻必须匹配主线的特性阻抗。电阻器值和迹线宽度可以扫描以最佳匹配这种情况。可以对W1和W2进行长度扫描，以确定两道线之间的最大长度和匹配要求。

在初步探索之后，示意图阶段的一个关键策略是将设计划分为网络的类别，并创建早期的探索性分析，以使用我们在探索阶段所学到的知识推导约束条件。一旦提供了更多的设计细节，初始测试台就可以修改额外的细节，包括包模型、连接器和通孔。

随着数据速率的攀升，需要对过孔给予额外的关注，这通常需要使用全波求解器。通孔的跨度(直通、盲孔、埋孔)、衬垫层(即孔/衬垫/反衬垫尺寸)以及与地面通孔的接近度都在插入和返回损失中起着重要作用，这些损失被视为信号路径上的“减速带”。

这种自上而下的方法是众所周知的，但在基本的2D互连模型上还有改进的空间。为了获得更精确的结果，工程团队可以利用现有的设计数据，在真实的可制造CAD数据上实现全波精度。这种被称为虚拟原型的未充分利用的过程利用PCB布局工具来模拟结构。简单地说，虚拟原型是一种重用现有设计数据来提取和模拟关键接口的方法，例如这些时钟分布网络。

而不是导入大量的网络列表，布局工具可以在正式的示意图之前从一张空白的石板开始。创建空板后，可以绘制简单的板轮廓。接下来定义或导入一个堆栈，并从CAD库或以前的设计中浏览一些足迹。这提供了一个基本的平面图，从中可以交互式地定义一些网，表示将在下一个设计中使用的不同关键类的网。用可制造的轨迹和过孔路由它们，然后定义简单的平面形状。

这个物理模拟永远不会发布到晶片厂，但它可以用来为提取工具提供代表性的物理结构，进而可以生成详细的互连模型，用于预先模拟。在CAD软件中模拟可制造的结构，然后提取这些信息有助于早期识别设计权衡。放置现有的部件足迹并连接一些轨迹并不需要路由专家。

虚拟原型的目的是通过与仿真工具紧密集成的PCB工具中的地板规划组件和路由，密切匹配最终布局的结果。通过模拟网络类，可以使用混合和3D场求解器提取真正的跟踪和通过模型，从而了解最终的布局。

虚拟原型允许设计师在设计的探索阶段玩沙盒游戏，即使信息有限。每个人都想要精确和完整的系统，但是捷径、占位符和最佳猜测可以在早期得到足够好的答案，从而节省时间，尤其是在测试台前布局时。