曾经有一段时间，数字ic之间的信号完整性几乎可以通过遵循一个简单的规则来确保:在任何一个输出引脚上连接的输入引脚不要超过最大数量。扇出极限通常在7左右。没有模型，没有模拟。我们所需要的一切都在书架上摆满的厚厚的供应商数据表中，这是美国在线安装cd的杀树病毒前身。啊，那些日子!

来源:Jason Sachs，EmbeddedRelated.com

当时，一个典型的4.7兆赫的信号会传播大约32米，而反射在那之前就已经消散了。上升时间太长，无法在100米音高的音轨之间产生太多的串扰。生活本来是完美的，如果不是因为有这么多的SSI和MSI芯片来做任何重要的产品设计，那些扇出限制，而唯一的信号完整性考虑，不能被忘记。

但是没有电子模拟的设计好日子并没有持续下去。当更快的边缘、更高的时钟速率和更近的间隔需要模拟时，SPICE(集成电路重点仿真程序)可以提供帮助。最大的变化是突然发现我们需要有大量的时间。是时候仔细研究设备模型SPICE子电路并制作SPICE模拟电路，使其连接到它们并使它们按预期工作。一旦完成，就有时间等待模拟完成。SLOOOWWW模拟。在时间、仿真软件和计算机资源方面，信号完整性变得昂贵。

IBIS让生活更轻松

第一个宜必思规范(I/O缓冲区信息规范)出现于1993年，提供了一种解决方案。IBIS行为模型，如当时流行的Quad Design XTK(相声)行为模型，模拟速度比SPICE快得多。如果构造合理，它们会给出合理的精度。同样重要的是，IBIS模型很容易嵌入到我们的设计中。SPICE模型带有各种调用约定，需要仔细检查和测试才能弄清楚，而EDA工具天生就知道如何将IBIS模型插入仿真电路。

然而，IBIS最终落后的是打包模式。IBIS从每针不耦合RLC封装模型开始，很快在1994年增加了耦合矩阵RLC模型，然后在1996年增加了不耦合系列级联RLC模型。但你不能把它们结合起来——没有一种耦合模型适用于具有不连续的较长的传输线，比如从引脚到键合线的过渡。多年来，它一直保持这种状态，而对更高速度的精确模拟的需求要求更好的东西。

前进两步，后退一步

在千兆比特的速度下，Touchstone文件已经成为一种首选的方法，用于建模芯片和封装互连，甚至芯片之间的连接。虽然Touchstone让我们在高速互连建模方面有了飞跃，但它也让我们想起了试图找出如何使用使用各种调用约定的SPICE模型的日子。

今天，我们发现自己再次经历了手动设置模拟的过程，其中典型的Touchstone s参数模型的端口与封装、芯片和它们所代表的I/O(输入/输出)缓冲终端没有正式的关联，它们被正确地连接到电路中。在解压缩压缩档案(通常捆绑高速数字信号完整性模型所需的少量文件)后，EDA工具仍然可以很容易地使用IBIS文件。但是使用Touchstone文件需要更多的阅读、点击和输入。

IBIS 7.0填补了这一空白

的宜必思7.0该规范于2019年3月通过。它添加了许多新的更改，但可能影响最大的功能是使用IBIS-ISS和Touchstone进行互连建模IBIS开放论坛的同事们花了近5年的时间来讨论这个功能的细节鸟189.7．

很快就可以解包一组可能很大的IBIS、Touchstone和IBIS- iss (IBIS Interconnect SPICE Subcircuit, HSPICE语法的一个子集)文件，告诉EDA工具将IBIS文件添加到其库中，所有文件的设置将自动完成。瞧，一切都准备好了，开始模拟那些超高速信号。我们不仅获得了SPICE和Touchstone互连模型，IBIS还首次识别了I/O缓冲终端和模具垫之间的区别。通过互连路径的每个部分，为I/O信号和电源连接(耦合和非耦合)分别建模模上互连和封装互连的方法。

示例IBIS[互连模型]用于缓冲到模垫侧(来源:IBIS 7.0)

IBIS 7.0的另一个主要特性是渠道的支持．在SerDes通道和开云体育官网登录平台网址DDR5内存中，单独为发送端和接收端SerDes寻找最佳均衡设置已经不够了。IBIS 7.0允许IBIS- ami SerDes模型模拟包含发射机和接收机之间控制通信信道的链路训练序列。这种新功能允许仿真工具共同优化Tx和Rx均衡，以确定信道的最佳性能，并评估替代训练序列算法。

虽然IBIS 7.0规范现在已经可用，但用于确保IBIS文件真正符合IBIS 7.0的IBISCHK7解析器程序(以及可用的源代码)仍在开发中。它应该很快就可以使用，我们可以期待EDA工具在那之后不久宣布对IBIS 7.0的支持。任何有兴趣了解更多关于IBIS的人可以发送电子邮件info@ibis.org．

也看到,新的试金石规范3.0等待您的输入．