你可能还没有意识到，但你需要PCIe 5.0技术，原因如下。随着5G智能手机将于2019年推出，消费者可能会看到他们移动设备上的数字带宽大幅增加。虽然4G LTE技术的最大理论吞吐量可以达到1Gbit/s，但5G将为用户提供远超过该速度10倍的带宽。虽然我们都喜欢加快网络速度，但有一个隐含的假设是，互联网的骨干速度将跟上数百万台新5G设备不断增长的需求。而且，不仅仅是移动设备推动了网络提供商快速领先于我们今天所生活的不断增长的、按需的、内容驱动的环境的需求。

2018年4月，信诺AI提高了400G采用预测[1]，表明它将很快开始取代基于100G和200G的网络部署。这对PCI Express技术具有重要意义，因为PCIe是连接服务器cpu和创建400G网络的主机总线适配器之间IO差距的主要接口。

图1。到2021年，400G将主导互联网带宽速度。

PCI Express 4.0技术，运行速度高达16Gb/s，是PCIe 3.0设备的重大改进，提供两倍的Gen3性能。然而，当涉及到支持400G主机总线适配器时，最近发布的支持PCIe 4.0的端点设备将无法跟上，这都是在数量上。为了满足400G以太网链路的带宽要求，从接口到CPU的每个方向上都必须有至少50gb /s的带宽。使用16Gbit/s的PCIe 4.0的16个通道，每个方向的最大吞吐量仅为~ 32gb /s。因此，这是PCIe 5.0热潮背后的主要原因之一。在每个通道32Gbit/s的情况下，PCIe 5.0技术在每个方向的16个通道上提供了高达64gb /s的总链路带宽~128GB/s。这足以满足400G以太网的需求。

图2。PCIe 5.0技术被定义为支持400G作为规范的关键要求。

也许不足为奇的是，不仅仅是400G驱动了对增加PCIe Express带宽的需求。许多人工智能应用程序正在云环境中部署，使用包括图形处理单元或gpu在内的协处理器。gpu先进的矢量处理功能首次应用于3D游戏渲染，推动了数百万美元游戏产业的发展。但现在，GPU的这些高端计算能力正在被更广泛地利用，以加速金融建模、前沿科学研究和人工智能中的计算工作量。同样，固态存储经济性的改进正在推动计算机体系结构的巨大变化，随着基于NAND的存储速度的提高，您还可以看到服务器IO接口上对更多带宽的需求也在增加。

所有这些重要的趋势是外设组件互连特别兴趣小组(PCISIG)开始在2019年发布PCIe 5.0规范的主要原因。PCIe 5.0(或Gen5)代表了计算机、数据中心以及最终5G无线行业所需的技术，以实现下一代移动和桌面应用程序。

那么，什么是PCI Express 5.0，它与PCI 4.0相比如何?我认为PCIe 5.0的一种方式是，它基本上是PCIe 4.0，具有使该技术能够以32GT/s的速度运行的功能。PCISIG使用GT/s或每秒千兆传输来描述PCIe速度，而不是每秒千兆比特，以确认PCIe协议有一些开销，这会削减原始数据吞吐量。因此，关于PCIe 5.0的一些内容与PCIe 4.0规范中的内容非常相似。这些相似点包括:

• NRZ信号
• 128/130位编码
• 基于变送器的去强调(在规范中定义为P0-P10)
• 向后兼容(与PCIe 1.1, 2.0, 3.0和4.0的机械和电气兼容)
• 与前几代PCIe相同的连接器引脚
• 相同的误码率目标为1x10^-12年
• 与PCIe 4.0相同的TX电压和抖动参数。

尽管如此，显然在PCIe 4.0和5.0之间一定有一些实质性的区别，是的，有很大的区别。要记住的关键是，PCIe 5.0规范的作者努力将变化最小化，以主要理解那些使减速带达到32GT/s所必需的东西。这些变化包括:

• 一种新的信道定义，可以在16GHz的奈奎斯特频率下容纳高达-37dB的损耗
• 均衡后最小眼高15mV，最小眼宽9.375ps (0.3UI)
• 参考均衡器由新的CTLE性能与3-tap DFE相结合
• 具有二阶响应的新参考CDR
• TX锁相环BW相位抖动限制为0.15ps (RMS)
• CEM连接器定义仅限于表面安装面积(不批准通孔连接器)。

进入PCIe 5.0规范的一个关键假设是发射机和接收机组件的验证方式。这一假设是基于这样一个前提，即用于验证PCIe 4.0发射器和PCIe 4.0接收器的整体测试方法可以用于测试工作在5.0 GT/s的PCIe 5.0设备。

例如，如果我们考虑测试一个PCIe 5.0 ASIC发射机，PCIe 5.0规范允许您有一个爆发通道，允许您方便地访问高速PCI Express 5.0信号。

图3。使用Keysight的N5465A Infiniium波形转换工具集使用频域补偿或CTLE补偿中断信道损耗的PCIe 5.0发射机测试示例。

如图3所示，在发射机测量中必须补偿断流通道的损失。要做到这一点，可以应用一种或两种方法。主要方法需要捕获断开通道的s -参数，然后使用如图3所示的工具集“去嵌入”示波器上捕获的发射机波形的损失效应。如果您无法访问ASIC爆发信道的s参数，或者如果爆发信道在16GHz有超过大约-6dB的损耗，您可以选择使用参考接收机定义中使用的PCIe 5.0 CTLE均衡曲线来帮助补偿您的测试设备的爆发信道损耗。PCISIG建议您可以尝试两种方法，然后使用给您提供最佳结果的方法。考虑基于连续时间线性均衡器(CTLE)的补偿(与s参数相反)的原因是由于传统的去嵌入方法倾向于放大噪声。为了限制这种噪声放大，PCIe 5.0规范将测量的去嵌入带宽限制在不超过32GHz。

对于PCIe 5.0设备，测量仪器的噪声是一个重要的问题，因为根据PCIe 5.0规范，用于测试PCIe 5.0设备的示波器的最小带宽必须至少为50GHz，而且均衡后的最小眼高仅为15mV。随着实时示波器带宽的增加，噪声也会成比例地增加。为了最大限度地提高发射机的性能，您需要确保发射机测试仪器具有最低的可用噪声(见图4)。具有改进噪声底的示波器直接转换为更大的测量PCIe 5.0眼，并为您的PCIe 5.0设备提供更全面的可确认边际。

图4。用Keysight 50GHz UXR实时示波器测量的32GT/s PCIe 5.0眼(该示波器专为更快的PCI Express 5.0等技术提供更准确的测量而设计)。这在上下文中显示了发射器近端处的眼睛高度。在使用-38dB通道后，这只眼将完全关闭，依靠先进的接收机均衡来重新打开它。一个有效的PCIe 5.0通道眼端只有15mV的眼高。示波器的带宽越高，仪器的噪声就越会导致你观察到的眼睛闭上。

PCI Express 5.0代表了工作站和服务器的下一代I/O性能。32GT/s的吞吐量比基于PCIe 4.0的技术提高了一倍;然而，随着性能的提高，与测试和验证PCI Express 5.0发射机和接收机相关的难度也大幅增加。当您自己的产品路线图将速度推向32GT/s时，请务必仔细考虑噪声可能对发射机测量产生的影响，因为这也将影响接收机测试策略的准确性，因为接收机测试取决于您创建最坏情况测试信号的能力。就像发射机测试一样，测量仪器中的噪声越大，测试的精度就越低，而PCIe 5.0的裕度一开始就非常小，您希望从测试仪器中获得每一点裕度。

参考：

1.https://cignal.ai/2018/04/cignal-ai-increases-400g-forecast-citing-flexibility-of-technology-and-expanding-applications/