Bert Simonovich的文章

Bert Simonovich回忆了导致点到多点非接触互连总线发明的问题和创新。

问任何工程师如何减少两个信号轨迹之间的串扰，最常见的答案将是添加一个保护轨迹。这应该是最后的手段，而不是首选。保护痕迹通常会带来比它们解决的问题更多的问题。在本文中找出原因。

当开始一个新的项目时，板设计人员常常在尝试选择合适的diff对几何形状、板材料和堆叠以满足高速串行链路损耗预算时不知所措。印刷电路板(PCB)互连的挑战之一是精确建模传输线。

在GB/s范围内，准确建模插入损耗和相位延迟是成功设计高速串行链路的先决条件。我们提出了Hammerstad和cannon球- huray金属粗糙度频率相关复校正因子的因果(物理意义)形式。与广泛使用的非因果形式相比，它大大增加了金属内部阻抗的感应成分。用因果版本模拟的传输线显示增加的相位延迟和特性阻抗。通过仅从制造商的数据表中获得介电和粗糙度参数，我们通过详细的案例研究来验证模型的准确性。

是那些你不知道你不知道的东西会毁了你的一天。本文通过详细的例子说明，在今天的高速设计中，我们不能再把我们的思维局限在信号完整性、电源完整性或EMC上。我们必须考虑所有这三个学科，并了解每一个，以实现成功的设计。

莫仕公司的戴夫·德纳姆喜欢说，“当设计超过10gb /s的高速串行链路时，一切都很重要。”为了确保在这些速度下的第一次成功，准确的通道建模是一个先决条件。对于长背板通道尤其如此。开云体育官网登录平台网址

我们担心高速设计中的通径根，因为它们会导致不必要的谐振频率零，出现在通道的插入损耗图(IL)中。但是所有的通过存根都是不好的吗?嗯，就像大多数关于信号完整性的答案一样，”这取决于”。

在GB/s范围内，准确建模导体损耗和相位延迟是成功设计高速串行链路的先决条件。本文提出了一种实用的方法来模拟由导体表面粗糙度引起的有效介电常数和相位延迟。通过仅从制造商的数据表中获得介电和粗糙度参数，现在可以很容易地预测相位延迟和有效介电常数。详细的案例研究和几个例子检验了模型的准确性。