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本文回顾了VRM设计人员、板级互连设计人员、半导体设计人员和产品经理经常使用的四个级别的VRM模型，以探索整个PDN系统的设计权衡。选择使用哪一种方法需要考虑工程师的专业水平和他们希望分析的问题。描述了这些模型的优缺点。

PCIe Gen4带来新一波创新，引导内环SerDes优化，辅助外环系统优化。本文介绍了一种用于管理SerDes内层均衡的外层均衡方案，以优化整体系统级聚合性能。

在GB/s速率下，插入损耗和相位延迟的精确建模是高速串行链路设计成功的先决条件。我们提出了Hammerstad和cannon - huray金属粗糙度频率相关复校正因子的因果(物理上有意义的)形式。与广泛使用的非因果形式相比，它大大增加了内部金属阻抗的电感分量。用因果版本模拟的传输线显示出增加的相位延迟和特性阻抗。通过仅从制造商的数据表中获取介电和粗糙度参数，我们通过详细的案例研究验证了该模型，以测试其准确性。

新的功率半导体技术，如SiC和GaN，可以提高效率和更高的开关频率，从而允许更小的组件尺寸。但这些收获是以更大的电磁辐射为代价的，就像EMC法规越来越严格一样。工程师如何有效地减少辐射EMI?

在开发智能手机和平板电脑等移动设备时，接收器灵敏度和天线噪声耦合是两个主要问题。接收器灵敏度下降的原因有很多。然而，大多数情况下，它们是由于印刷电路板(PCB)图案上的数字信号谐波产生的噪声，这些噪声耦合到天线上。本文提出了一种预测天线耦合和天线密度噪声的方法。

带控制回路的功率转换电路在电子系统中无处不在。我们必须为控制回路及其电路建立稳定性和性能指标。然而，普遍接受的指标可能还不够好。45度相位裕度和10db增益裕度的交叉频率是否足够?我们如何将相位裕度与阻抗曲线中的峰值和瞬态噪声要求联系起来?本文旨在回答这些问题和其他问题。

通常根据尺寸、效率、价格或与制造商的关系来选择VRM和VRM控制器。这通常会导致糟糕的VRM选择，需要额外的工程资源，更长的上市时间，以及更高的BOM成本来纠正缺陷。在本文中，我们评估了这些选择，定义了一些有用的价值数字，并提供了具体的选择建议。

本文研究了抖动和相位噪声测量中涉及的关键噪声过程，展示了这些过程如何影响各种类型测试设备的测试结果，并提供了解释这些结果的见解。