高速NAND闪存中基于统计的RE - DCD抖动分析
传统的NAND闪存系统电平分析方法主要包括码间干扰(ISI)、串扰(XTALK)和同步开关噪声(SSN)[1]的影响。目前业界很少有研究关注占空比失真(DCD)抖动对NAND闪存系统的影响，特别是在更高性能和更高负载的情况下。本文着重讨论了DCD抖动分析在高速和重载NAND系统中的重要性，并介绍了DCD抖动分析的统计方法。
图1提供了Read操作的典型NAND闪存系统表示。在读取操作期间，FMC (Flash management controller)激活RE/BRE信号并将其发送到NAND RE/BRE I/O板。RE/BRE信号然后通过NAND闪存内部逻辑路径，使DQS/BDQS和数据(DQ[7:0])传输到FMC。
RE信号DCD由以下两个部分组成:
•FMC RE DCD: ONFI规范允许FMC 5%的DCD。
NAND闪存内部RE DCD:当DQS发射回FMC时，NAND输入的RE时钟被NAND内部逻辑电路从NAND传出而扭曲。
根据数据速率的不同，总RE信号DCD约为系统的10%~13%。
图1:NAND闪存系统框图
传统NAND闪存系统分析采用50%占空比随机数据模式进行仿真，直接从有效时序预算中减去占空比失真(DCD)影响，如式1[2,3]所示。
Actual_tDVW = UI - RE以便决定——模拟tQHS——模拟tDQSQ——规范tQHS——规范tDQSQ（1）
然而，当我们将这种分析方法应用于8晶片@ 400Mbps NAND系统时，与实际测量数据相比，模拟结果显示的退化要少得多。(如图2所示)
图2:DQ和DQS仿真与测量数据
传统的DCD分析方法的主要局限性是忽略了抖动放大。先前的研究已经证实，即使在线性、无源、无噪声的信道中，抖动(包括SJ、DCD和RJ)也会被有损信道放大。并且随着插入损耗和数据速率的增加，这种效应呈指数级增长[4,5,6,7](如图3所示)。值得指出的是，输入抖动还会引起输出信号的幅度调制，从而造成眼高损害。
图3:DCD放大系数随数据速率和插入损耗的函数
由于对存储容量的要求很高，多个NAND闪存芯片堆叠在一个高度集成的复杂封装系统中。由于采用了具有成本效益的封装解决方案、不完善的接地参考和线键连接，对于更高速度和更重负载的Flash系统，回波损耗和插入损耗会逐渐恶化(如图4和图5所示)。
DCD抖动放大和抖动诱发幅度调制在新一代NAND闪存系统中变得越来越重要。
图4:高度集成的NAND闪存封装的简单3D视图
图5:2模、4模和8模封装的回波损耗和插入损耗
SPICE-Like模拟器的局限性
为了解决传统方法的局限性，我们在HSPICE中使用非理想占空比输入信号对400MBPs的8芯片嵌入式系统进行了瞬态仿真(图6)。正如预期的那样，通过在系统仿真中引入真实占空比信号，仿真中很好地考虑了抖动放大和DCD诱导的调幅。
图6:占空比失真(DCD)抖动对DQ(左)和DQS(右)信号的影响
然而，大多数类似spice的模拟器不提供非理想的占空比输入信号源，因此必须开发一种特殊的基于Verilog-A的信号源模块。此外，高昂的仿真成本成为使用spice类模拟器进行系统DCD分析的另一个主要障碍。(例如，对于一个典型的1字节NAND系统，HSPICE大约需要5个小时来生成几百位的波形。)下一节将介绍一种基于统计的仿真方法(ADS DDR BUS Simulator)，以系统地、更有效地分析DCD影响。
用统计模拟方法分析DCD抖动
统计仿真方法被广泛应用于高速SERDES和存储系统，如PCIe4或DDR4[9]-[10]。它直接在超低误码率下计算眼睛分布概率，而不需要在任何期望的误码率水平下运行实际的比特序列(如图7所示)。这种方法提供了一种在超低误码率水平下极快地测量眼睛张开的方法。
图7:统计模拟方法
图8显示了在800MBPs的2-Die Flash NAND测试用例上的瞬态(类似SPICE)模拟和统计模拟的相关性结果，统计方法提供了与瞬态模拟的良好相关性，但在更快的模拟时间内。
图8:瞬态和统计模拟的比较
在ADS中创建了一个1字节的NAND模拟测试台，如图9所示。ADS批处理模式仿真控制器与DDR BUS模拟器一起自动扫描所有变量和通道模型，如表1所示。
仿真参数 |
扫描值 |
数据速率 |
400M、600M、800M、1066M、1200M Bps |
信道模型 |
2-Die, 4-Die, 8-Die S参数模型 |
以便决定(UI) |
0.03, 0.06, 0.09, 0.12 |
宜必思模型 |
BICS4_256G_EX3_VLV_2P I/O Buffers IBIS型号 |
表1仿真空间
图9:1- bit NAND系统仿真试验台
所有15种扫描情况的模拟在6分钟内完成。图10显示了DQ5在1200MBps下的可视化图。当DCD和模具数量增加时，观察到明显的眼睛收缩。对于0.12 UI DCD, 8模设计案例，模拟眼图已经违反了眼罩规范。
图10:不同模数和DCD值下的统计眼图结果
除眼图外，还测量了眼高(EH)和眼宽(EW)在1E-12 BER水平。根据仿真结果，计算了非dcd情况下的原始EH和EW归一化后的EH和EW收缩量。
图11显示了DCD诱导的EW收缩率随DCD的增加呈线性增加。然而，在所有的模拟情况下，都观察到DCD放大。最糟糕的情况是在1200Mbps和8片的情况下，12%的DCD输入抖动导致37%的EW收缩。
图11:DCD诱导的EW收缩与DCD的关系
此外，图12还显示，dcd诱导的EW收缩随数据速率和模具数量呈指数增长。这是因为堆叠的晶片越多，通道中的插入损耗和回波损耗就越大。这与图3所示的抖动放大因子增加趋势一致。
图12:DCD诱导EW收缩随数据速率和模数的函数
最后，在实际测量中观察到明显的幅度退化。这是因为由于通道色散，任何输入抖动都会引起输出信号的调幅，从而导致通道输出端的电压噪声。通过模拟预测EH收缩，如图13所示。归一化EH收缩率随数据速率呈指数增长。
图13:DCD诱导EH收缩随数据速率的函数
结论
在NAND FMC中必须综合考虑RE占空比失真(DCD)的影响。在多模高性能系统中，需要进行SI仿真来准确预测系统级性能。传统的DCD分析方法假设DCD引起的EH和EW在所有数据速率下都是线性的，因此低估了DCD的影响，特别是在更高数据速率和更重负载的NAND系统中。
本文提出了一种新的，基于统计的，系统级NAND SI仿真方法，用于更精确的包含cd的抖动和噪声分析。与传统的类似spice的模拟器相比，这种基于统计的方法提供了更快的模拟速度和更容易将RE DCD抖动插入输入信号的方法。
这篇论文在最初的形式基础上进行了修改，并在2018年设计大会上展出，并获得了最佳论文奖。
作者(年代)传记:
赛义德Mobin是Western Digital NAND闪存组织的高级经理。他在弗吉尼亚州弗吉尼亚理工大学获得电气工程硕士学位，在孟加拉国工程技术大学获得电气工程学士学位。在过去的四年里，他一直领导西部数据NAND闪存SI团队。他的工作重点是发展西部数据SanDisk内存组织的信号完整性和电力传输基础设施;为未来的I/O设计提供关键决策;并支持内部业务单位和外部客户。加入西部数据之前，他曾在NVidia担任信号完整性主管，专注于移动手持系统开发6年;在英特尔公司担任信号完整性工程师六年，专注于晶圆和封装级测试环境的信号完整性和功率传输解决方案;并对多核测试的创新解决方案进行了研究。
辛迪崔是Keysight Technologies, Inc. EEsof团队的应用工程师。她在天津大学获得微电子学硕士学位。她在Keysight拥有超过六年的高速数字，RFIC设计和设备建模服务和支持经验。她主要关注DDR4设计，PCIe, IBIS建模以及仿真和测量之间的相关性。Cindy在高速设计领域撰写了多篇技术论文。
引用:
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[10]刘建军，“时钟通道中抖动放大的频域分析”，IEEE第21届电子封装专题会议，2012年10月，第51-54页。开云体育官网登录平台网址https://literature.cdn.keysight.com/litweb/pdf/5991-1255EN.pdf?id=2239889
[10]张晓明，张晓明，“NAND闪存SI仿真中可读使能(RE)信号占空比失真(DCD)的影响”，电子工程学报，2017年10月
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