调试多板互连系统中的高速SERDES问题
以超过5gbps的数据速率运行的高速SERDES接口在今天很常见，它们在单个印刷电路板和背板系统上的实现很容易理解。这种系统的设计通过使用链路预算、s参数指标和信道运营边际(COM)参数[1-2]得到了促进。在大多数应用程序中，对其实现的无错误操作具有高度的信心是可能的。
该过程通常包括获取组成高速链路的所有元素的s参数。出于计算方便的原因，通常的做法是将复杂的驱动器到接收器互连划分为更小的部分。s参数计算或测量，每个截面隔离。例如，器件封装、分线、器件引脚领域内的PCB走线、引脚领域外的PCB布线、PCB布线接近连接器、交流耦合电容器、过孔和板对板连接器是最常见的部分。检查每个单独部分的s参数的互易性、被动性和因果关系，并级联在一起产生复合链接s参数数据文件。然后将这些值与5个参数指标进行比较，即插入损耗(IL)、插入损耗偏差(ILD)、回波损耗(RL)和插入损耗串扰比(ICR)。如果链接值接近称为高置信区域的区域，则使用IBIS -AMI模型进行眼图仿真或计算COM (dB)将确认无错误链接操作。如果通道s参数是边缘的，或者违反了普遍接受的要求，可以很容易地识别出造成这种情况的部分，并采取纠正措施。
在计算级联中多个截面的s参数时，一个基本假设是，每个“截面”的参考平面必须与相邻截面的参考平面具有连续的低阻抗连接。这对于一个多层PCB来说是正确的，其中实地平面被用作所有PCB布线的参考。对于背板系统，如果背板连接器有大量的“接地引脚”，这几乎也是正确的。在某些情况下，这种假设只能近似地接近。这种情况发生在处理高速存储卡时，例如非易失性存储器快速固态驱动器(NVME SSD)。此外，在一些定制设计中，为了提高功能，信号引脚优先于地引脚。连接器类型和可用的接地引脚数量可能最少，因此，到接地面的低阻抗连接可能很难或不可能实现。在这种情况下，重要的是要确保在感兴趣的频率范围内不会发生地平面共振，并减少有效激发这种共振的机制。
如果模拟或测量了完整路径的重要部分，则地平面共振的发生将表现为单端插入损耗曲线的倾斜。如果单独模拟或测量各个部分，然后串联在一起，则不会显示。这可能会违反对ILD的要求，并且已经表明链路性能较差。其次，差分对的P和N成员之间存在的偏态会影响这些共振衰减在微分响应中的幅度和位置。印刷电路板纤维编织歪斜[3-4]会使这种效果更糟。最终的结果是链路性能的不稳定行为，可能在不同的板和板内变化。
本文描述了一个典型的SERDES设计流程，以突出[1]所涉及的关键参数。接下来，对级联[3]中的网络理论进行了重新研究。举例说明其不适用的领域。测量和模拟是在PCB上进行的，该PCB设计用于支持不同数据速率的多个SERDES接口。详细研究了一种显示错误的多板接口，说明了地平面共振及其对眼图和误码率的影响。所有模拟均使用Ansys HFSS和Keysight ADS，并使用SERDES设备内置的误码率和眼图显示工具进行测量。
服务器设计流程和调试策略
测试SERDES设计后的一些语句示例:
•系统工作在10Gbase KR (10gbps)，但无法在扩展模式(11.25 Gbps)下运行。
•系统在PCI Express Gen3数据速率下运行无错误，但在Gen4数据速率下无法运行
•除两个通道外，所有通道均以25gbps无错误运行
•十分之八的电路板似乎没有错误
•当我用力按压连接器时，它似乎工作正常
•我们增加了地面平面和许多地面通孔，问题就解决了
为了解决这些问题，理解SERDES设计流程是很重要的。在接收设备上，眼宽和眼高受以下通道s参数特性[2]的影响(如图1所示)。
差分通道插入损耗(IL):
这仅仅是由于信道的插入而产生的信号功率损失。损耗是由反射、吸收和辐射引起的，它们都是插入损耗的一部分。
回报损失(RL):
这是仅由反射引起的信号功率损失，是由信道中的阻抗不连续引起的。差分回波损耗优先考虑，尽管一些标准也规定了对共模回波损耗和模式转换损耗的限制。
偏度:微分对中P和N个元素之间的偏度:
这是差分互连的P和N部分之间的时间延迟。这可能是由于P和N两部分的路径长度或传播速度的物理差异造成的，例如路由长度和连接器引脚延迟。虽然这些可以很容易地在PCB上纠正，但纤维编织效应[3-4]是造成倾斜的主要原因。
插入损耗偏差(ILD):
损耗传输线的IL随频率以对数方式增加。这种直线行为的偏差(在对数尺度上)是由于阻抗不匹配和其他因素造成的。限制这种偏差是很重要的。ILD定义为IL与最佳拟合衰减相对于频率特性的最大偏差。
插入损耗串扰比(ICR):
这是IL与接收机总串扰的比值。总串扰是通过取耦合微分s参数值的功率和来计算的，即来自所有攻击者的FEXT(远端串扰)和NEXT(近端串扰)值。
图1:SERDES链接的主要s参数说明
除了上述占主导地位的参数外，出于合规性考虑，模式转换参数如差共模损耗等也需要注意。
图2所示的通道物理性质对s参数和Eye图有直接影响。PCB走线类别包括(1)影响IL的走线类型(微带，带状线，边缘耦合或宽边耦合)，(2)影响ILD和RL的走线阻抗，(3)影响IL, RL和ILD的走线耦合(松散，紧密)，(4)影响IL的走线厚度和表面粗糙度，(5)影响IL, RL和斜度的走线涂层，(6)影响IL和斜度的走线弯曲，(7)影响ICR的走线间距，(8)影响ILD的走线参考平面。PCB材料影响IL和Skew。PCB过孔影响RL, ILD和ICR。交流耦合电容器影响IL、ILD和RL。PCB堆叠、连接器和器件引脚断线影响所有五个参数。
了解可用的选项和给定的成本预算后，典型的设计流程如图3所示。最大数据速率和信令类型决定奈奎斯特频率。对于二进制信号，它只是最大数据速率的一半。例如，对于16 Gbps的数据速率，奈奎斯特频率为8 GHz。对于大多数涉及中长链路的应用程序，感兴趣的最大频率可以限制在奈奎斯特频率的两倍甚至更低。这是因为有损互连将充当低通滤波器。在特殊的低损耗情况下，利息频率可以扩展到奈奎斯特频率的几倍。
图2:影响s参数和眼界的PCB因素示意图
图3:典型SERDES设计流程的说明。
对于选定的发射和接收装置，可以确定具有足够余量的最大允许插入损耗。这些信息可以从设备制造商那里获得，也可以从使用IBIS - AMI模型的时域仿真中获得。一个典型的值是25db，尽管一些更复杂的设备具有多级预强调，放大和均衡可以将其扩展到40db。一旦这个数字是已知的，对实际系统的IL进行估计或计算，并与最大IL进行比较。重要的是要包括从TX芯片到Rx芯片的整个互连。
大型ASIC，交流耦合电容器和典型连接器的封装在10 GHz时已经达到3 dB或更多的插入损耗，因此，忽略它们将导致对IL的低估。如果不能满足此要求，则有必要在方便的位置断开链路并使用重新定时器或重新驱动器。使用重驱动器可以克服插入损耗限制，但会导致抖动。当信号重新生成时，重计时器是更好的选择。插入损耗是所有参数中最关键的，必须尽一切努力尽可能地减少它。许多设计的失败是由于过多的插入损耗，这是调试时要考虑的第一个线索。
接下来，应该检查ILD参数。它与差分收益损失密切相关。由于互连路径的不连续，回波损耗很低。PCB过孔和连接器是主要原因，在实施时需要仔细注意。通过回钻或使用盲孔/埋孔来减少通孔短段，通过地面通孔进行通孔过渡优化和反垫优化是必要的。此外，参考平面共振会导致过度的ILD，因此应检查系统以确保ILD在规定的范围内。
相声是下一个值得关注的参数。重要的是它相对于IL的大小。一般来说，PCB上走线之间的串扰更容易控制。连接器和PCB过孔之间的串扰通常占主导地位，应进行验证以确保满足ICR要求。最后，其他参数如斜度、模式转换损失和眼图模拟结果应检查是否有足够的余量。
在调试SERDES性能问题时，需要检查图2中的每个步骤，以找到原因。
重新检查级联网络参数
对于包含集总元件的电路，已知级联连接的链矩阵(ABCD)表示是每个元件的链矩阵[5]的乘积。本文称之为“级联理论”。这一事实已被扩展到适用于均匀传输线，并且是一个很好的近似，其中集总元表示持有。它甚至被扩展到适用于任何具有s参数文件的结构。复杂的多板互连的仿真总是通过单个子部分的级联链矩阵进行。在大多数实际情况下，这也是一个很好的近似。
这种方便的方法也有一些例外。在处理两条阻抗相似但物理尺寸相差很大的传输线的连接时，会出现一种情况。当两段之间存在突然不连续时，它们的s参数不能单独计算。不连续区域必须作为一个实体来模拟。
另一个重要的例外如图4所示。在这里，首先在一个连续的矩形平面上模拟一条均匀的50欧姆微带传输线(17密尔宽，2密尔厚)，其空气介质衬底(4密尔高)，以获得参考(红色曲线)。然后将参考平面分成3部分。A部分的参考平面宽度与C部分相同，B部分的参考平面宽度为20mils。利用三维电磁软件分别计算各零件的s参数，并进行级联。这个结果与红色曲线无法区分。接下来，将整个结构作为一个整体进行模拟。图4中蓝色曲线所示的IL结果显示在~6 GHz处有明显的共振。
图4。插入损耗曲线中的谐振示意图
图5。“地平面阻抗”示意图
为了更仔细地检查，图4的微带痕迹被删除，并模拟包含a、B和C部分的地平面结构。在A和B的交叉处放置一个集总间隙激励，以获得B和C部分相对于A的“阻抗”。图5绘制了3种不同情况下的回波损耗。在第一种情况下(蓝色曲线)，如图4所示，可以看到三个共振衰减，其中只有一个对插入损耗影响最大。由此，我们可以得出结论，多重共振总是存在的，但不是所有的共振都是有害的。
在第二个示例中，部分B的副本被放置在靠近它的地方，以在a和c之间提供额外的桥接。这是为了模拟额外的接地连接。图5中绿色曲线所示的结果仍然显示出相同的共振，但幅度要小得多。这应该被认为意味着增加另一条接地路径将降低“阻抗”。
在最后一个示例中，在A和C之间引入了部分B的多个副本，以模拟许多离散的接地连接。图5中的红色曲线所显示的结果现在显示出非常低的阻抗，这是所期望的。
因此，很明显，“级联理论”要适用，截面的参考平面必须与相邻截面的参考平面具有连续的低阻抗连接。这是使用连接器时出现的一种情况，其中接地引脚是连接两个pcb参考平面的唯一手段。
测量与仿真
测试设置由多板系统组成，包括PCI Express PCB和NVM Express SSD模块，如图6-7所示。该模块包括4个Tx和4个Rx差分端口，一个差分时钟输入和一些其他信号。所有高速引脚都位于连接器的一侧。为了方便测试接口，设计了一个物理环回板，将Tx和Rx通道简单地连接在一起。日志含义接口运行数据速率为16gbps。采用prbs-31比特流作为数据，并将驱动器Tx振幅设置为最大值，不进行前后强调。关闭接收端决策反馈均衡器。处理步骤
测试了十种不同的系统。在所有的情况下，在不同的车道上，测量的睁开的眼睛有很大的不同。其中一条球道的大部分棋盘都出现了错误。也可以通过适当组合Tx驱动器强度，前置和后强调电平与接收器DFE打开来实现无错误。它也没有显示出prbs-7模式的错误。另一条球道在几个棋盘上失败了。然而，所有通道在10 Gbps的较低数据速率下显示无错误操作。简而言之，16gbps的运行并不一致。
模拟了大多数pcb上始终失败的一个通道。它在连接器的输入端显示了非对称路由，这是它与其他更可靠的通道相比的主要区别特征。为了克服“级联理论”的限制，没有使用传统的主板+连接器+子级联连接。相反，环回模块、连接器和主板的一小部分被模拟为一个实体(图7)，以给出s参数模型(称为B)。
图6。测试多板系统示意图。
图7。NVM Express模块的近景视图。
其余的互连，包括设备，分别进行模拟，得到一个s参数模型(称为A)。整个链路s参数模型是通过将s参数模型A和B级联在一起创建的。
该差分对的计算回波损耗如图8所示。近端和远端值以不同的颜色显示。在奈奎斯特频率之前，微分回波损耗< -10dB这一普遍接受的值被违反了。图9所示的计算ILD值也显示出在~6.4 GHz处违反了一般接受的2db值。这两个数字已经表明该系统不在“高置信度”区域。
图8:计算差分回波损耗(近端和远端)
图9:计算出的差分回波损耗偏差。所选通道的计算插入损耗如图10所示。可以观察到多个共振，在~6.4 GHz的尖锐共振是感兴趣的，因为它发生在奈奎斯特频率8 GHz之前。
图10。计算一个多板差分对的插入损耗。
对于这个差分对，其中一个连接器接地引脚通过一个0欧姆电阻连接到地。计算电流分布揭示了高电流密度在环回板接地平面和该连接器接地引脚在此谐振频率。
对回环背板的接地面进行了仿真，结果表明在感兴趣的频率范围内存在共振。然而，基于共振的振幅及其位置，不可能将其与观察到的插入损耗的下降联系起来。在第二次模拟中，用共模信号模拟了穿过两块板的差分网附近的接地引脚。该模拟显示了几个接近插入损耗下降频率的共振。这一观察结果表明，尽管可能存在地平面共振，但它是由共模电流激发的，这是不稳定行为的可能原因。
图10还显示了计算得到的单端插入损耗。有趣的是，即使存在共振，如果两个网P和N在大小上相同并且完全相反相，则不会对差分插入损耗产生影响。在这种情况下，在~6.4 GHz, P和N走线的幅度不同，并不是完全失相。结果，微分插入损失曲线中的最小值仍然存在，尽管它们的大小有所降低。
这条故障通道的测量眼图如图11所示。眼睛的张开显然不足以进行无差错的手术。图12显示了无差错操作的相邻车道的测量眼图。这显示了一个实质上更大的睁眼面积。
图11:失效车道的测量眼图
图12:无误差车道的测量眼图
使用IBIS AMI模型、设备包模型和图8的s参数计算出的故障通道眼图如图13所示。它显示了一些令人大开眼界的错误，尽管没有测量结果那么明显。
图13:失效车道的计算机眼图。
参考文献[7]已经表明，P和N走线之间的倾斜会降低SERDES的性能。然而，它也表明，P-N偏差值接近一半或更多的单位间隔可以补偿自适应接收机。这是为具有无谐振插入损耗特性的通道建立的。
在本文考虑的例子中，除了一个例子外，单独使用自适应接收机没有任何好处。它实际上增加了没有它的车道上的错误。研究P-N偏斜对具有谐振特性的通道的影响是很有意义的。
虽然模拟纤维编织效果的方法是可用的，但使用了一种更简单的方法来预测最终结果。这是通过在单端走线P中添加理想的50欧姆传输线来实现的，如[7]。为了清晰起见，图10的微分插入损耗曲线在图14中在更窄的频率范围内重新绘制。标记为0 pS的红色曲线与图10相同，代表均匀介质衬底的情况。如果使p -走线比n -走线长20 pS，则绿色实线所示的结果增加了插入损耗的幅度。如蓝色曲线所示，如果倾斜增加到30 pS，情况会更糟。如果p -走线比n -走线短20 pS，则绿色虚线所示的结果会降低插入损耗的幅度，并对插入损耗有利。因此，可以得出结论，P和N走线之间的偏斜会对谐振频率下的差分插入损耗产生巨大影响。为目前的工作制造的板使用单层层压与1078编织风格。纤维歪斜值在7 pS/英寸范围内可以预期为[4]。 For the trace lengths of the current board, fiber weave skew in the order of ~20 pS can be expected in a worst case. An eye diagram simulation of Fig. 13 with 10 pS of added skew showed a fully closed eye.
图14。图10中突出显示区域的放大视图。
结论
本文试图解释多板SERDES性能在不同通道和不同板之间变化的原因。虽然很明显，其中一些也是由于所使用的有源器件，但PCB本身预计将发挥重要作用。根据有限的经验，我们假设这种变化是由参考平面共振和主要由纤维编织效应引起的P-N偏斜共同引起的。
因此，一项缓解战略涉及两个标准。首先是通过最大化连接器中的接地引脚来确保多个板的接地面之间的低阻抗连接。如果这是不可能的，PCB技术，如在焊盘和信号引脚之间使用多个接地过孔将有所帮助。其次，在连接器输入和输出处严格执行差分路由的对称性将确保穿越多个板的差分对的共模内容最小化。这也将包括减少纤维编织歪斜的技术。
在模拟中，选择信号面和参考面近似连续的部分是很重要的。此外，除了差分插入损耗外，还应检查单端插入损耗数据。
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