物联网应用最佳电路板设计实践的十个技巧
物联网(IoT)已经成为将所有设备连接到互联网的新流行语。据《福布斯》报道，IHS Markit集团估计，2015年物联网设备的安装基数为150亿台，预计复合年增长率(CAGR)为15%。其他估计则高达35%的复合年增长率。到2020年，可能会有多达500亿个物联网设备。
虽然物联网涵盖了从汽车和建筑到手表和起搏器的所有内容，但本设计指南侧重于具有小尺寸和低能耗的低端物联网设备。尽管这些产品与服务器主板的性能等级不同，但在设计周期开始时不注意信号和电源完整性设计原则，可能需要多次旋转主板才能使您的物联网产品正常工作。
在本设计指南中，我们将重点介绍以下方面的最佳设计实践:
- 两层板
- 带射频元件
- 配有微控制器等数码器件
- 带模数转换器(ADC)
- 低成本设计
- 低能耗设计
如果我们在设计中不做任何特别的事情，但假设互连是透明的，并且只是为了连接而设计，那么产品可能仍然可以工作。毕竟，许多产品都是基于这种方法发布的。
如果没有对预期问题的严重性进行数值分析，我们永远无法100%确定产品在第一次就能正常工作。但是，通过遵循这些最佳设计实践，我们可以降低风险，增加设计成功的运气。当最佳设计实践是免费的并且不增加制造或BOM成本时，它们应该成为习惯，作为“降低风险”过程的一部分。
使用经验法则、近似和数值模拟进行权衡分析是在产品构建之前执行成本-性能-风险权衡的最有效方法，并提供更高的第一篇文章成功的机会。
作为一种设计策略，我们总是可以“买保险”，花更多的钱来过度设计产品，以增加性能边际。这进一步降低了风险，并使我们有更好的机会在第一次工作。成本降低可以在产品发布后实现。
我们在建立降低风险的最佳设计实践时使用的一般过程是识别可能出现的潜在问题，并设计设计实践以减少其严重性。
这里有10个推荐的最佳设计实践，以及一些正确和错误的例子。
设计良好的信号完整性
使用具有尽可能长的边缘过渡时间的器件，以符合所需的定时性能。通常情况下，您无法控制此功能，但请查找它。至少，知道你所有信号的上升时间。
电路板的底层应是连续的接地面。如果你把地平面分开，你应该有一个非常有力的令人信服的理由，而不是别人告诉你这样做。99.9%的情况下，将地平面分开会导致更多的问题。
如果你确实需要在地平面下添加一个十字，使它尽可能短，不要在分裂上路由信号。
即使你不需要它，也要将信号线布线为可控阻抗传输线。这意味着在信号线下面使用连续地平面。切勿越过返回路径上的间隙(参见防止地面反弹部分)。
使用尽可能窄的线，你的晶圆厂供应商可以做到没有成本溢价。这意味着特性阻抗将高于50欧姆。这将减少充电和放电互连的功耗。如果互连密度较低，则将信号线布置得尽可能远，以减少串扰。只有当你需要的时候，路线才会靠近。(参见相声部分。)
如果互连走线(以英寸为单位)比nsec的上升时间短，则可能不必终止线路。例如，如果上升时间为3nsec，则3英寸或更短的走线可能不需要终止。当有疑问时，做一个简单的模拟，将互连建模为均匀传输线。但是，您需要知道驱动器的输出阻抗。如果你不知道，假设最坏的情况是10欧姆的输出阻抗。要特别注意时钟的边缘，因为大多数设备都是有边缘的。至少模拟时钟网总是一个好策略。
如果走线足够长，需要终止，则尽可能使用源串联终止。这将是最低的功耗。如果你想要最低的功耗，甚至不要考虑远端终端。
信号的最佳路由拓扑是点对点的。尽可能使用点对点。另一种方法是使用菊花链，其存根尽可能短。即使你不得不让你的信号线弯曲，使用菊花链来避免任何分支拓扑。如果有疑问，做一个简单的SPICE模拟来看看反射的大小。如果你不需要短的上升或下降时间，在源处使用一个小的串联RC滤波器来增加上升或下降时间，以减少反射的影响，并减少进入信号线的电流。
低串扰设计
即使所有的信号线都被设计成可控阻抗线，也会有线对线的串扰。它将表现为近端串音和远端串音。如果线路为50欧姆，间距与线宽相同，则相邻线路之间约有5%的近端串扰。如果线阻抗高达100欧姆，间距等于线宽，近端串扰可增加到20%之多。对于高阻抗线，如果近端串扰为5%，间距应为线宽的5倍。
远端串音只会出现在表面，微带痕迹。远端串扰与耦合长度成正比，与上升时间成反比。对于50欧姆线，间距与线宽相同，来自相邻走线的远端串扰将为0.7% x长度[in]/RT[nsec]。如果信号上升时间为1秒，耦合长度为2英寸，则ext将为1.4%。也许没什么好担心的，但无论如何还是要输入数字。
如果您使用高于50欧姆的阻抗，请使用场求解器来计算线到线的ext和在总线中使用的最接近的可接受间距。
测试设计
应选择一些信号线用于示波器探测或电路内测试。以下是针对测试进行设计时需要考虑的四个因素:
- 不要加载信号线。保持测试点与信号线的连接尽可能短。
- 使用尽可能小的捕捉垫作为探针位置。使用丝网识别探针点。
- 当信号在线路上传播时，并不是信号线上的每一点都是等效的。选择探头点的位置尽可能靠近RX端。
- 当探测信号线时，还需要选择相邻点作为探头的返回连接。查看探头尖端的足迹，并在信号和返回连接之间使用螺距来匹配探头。如果返回路径是下面的平面，则在返回垫中向平面放置一个通孔。
用瞄准镜探测的设计
用示波器探测的目标是不加载信号线，并保持信号的带宽达到示波器。探测系统和示波器带宽至少应为信号带宽的两倍。如果信号的上升时间为3秒，则其带宽约为100mhz。示波器和探头的带宽至少为200mhz。这意味着数字示波器的采样率应至少为1 GSps。
作用域探针不应加载该线路。这意味着使用高阻抗范围探头。许多可用的1倍或10倍，1 Meg欧姆输入阻抗或更高，带宽> 300 MHz。然而，它们通常具有高达15pf的输入电容。考虑到驱动器的强度，您需要评估15pf的电容负载是否会影响在线上的信号。如果驱动引脚的输出阻抗为35欧姆，则示波器探头的上升时间衰减将约为35 x 15 psec = 0.5 nsec，可能不是问题。
另外，高带宽示波器探头可以用450欧姆电阻与50欧姆同轴电缆串联。示波器输入端接为50欧姆。电路的负载将是500欧姆。如果您的驱动程序可以处理此负载，则此探针可能是高带宽的替代方案。如果您的驱动器输出阻抗为35欧姆，则连接探针的线路上的电压为500/535 =实际值的93%。
探头尖端的电感值应尽可能低。不要使用长而曲折的接地夹引线。许多示波器探头都带有短接地接头。这将减少尖端的电感而不会降低带宽，更重要的是，减少电路板周围杂散磁场的任何电感耦合。
图1，使用紧密空间接地连接的探头尖端连接的示例。
减少地面反弹的设计
当信号的返回路径不是均匀平面，并且返回电流在相同的窄导体路径上重叠时，就会产生地面反弹。它通常发生在封装和连接器中。对于包裹的地面反弹，你几乎无能为力。
为了不增加封装中的地反弹，将封装中任何未使用的数字I/O引脚设置为输出低电平，并将这些I/O连接到Vss连接。只要注意微处理器在启动或自检期间可能将输出更改为HIGH的任何机会。
从封装的Vss引线的上表面到接地平面的通孔连接尽可能短的引线。
或者，如果不使用封装下面的区域，例如外设引线封装，则可以在封装封装封装下使用带有多个通孔的大衬垫，并将接地封装引脚向内布线到接地衬垫上。在接地路径中尽可能使用短而宽的痕迹。
图2。封装下面的接地平面示例，通过通孔连接到下面的平面和封装Vss引线。
当使用连接器连接带状电缆或柔性电缆时，应在信号线附近的电缆中交叉接地。风险最低的是在电缆和连接器中交替使用G-S-G-S-G用于单端信号，G-S-S-G用于差分信号。更少的理由可能会起作用，但很难确定。
地面反弹的第二大来源是信号在底层的地平面上交叉分裂。在下面地平面的任何裂缝周围布线信号。
如果一个信号必须穿过一个接地面的裂口，在裂口的两侧加一个通孔，使一个连接从接地面一直到信号线附近的顶层。用信号线附近的0欧姆电阻连接分路两侧的过孔。在这个0欧姆电阻路径上使用尽可能短的连接。如果一组信号线穿过分路，将信号线分开足够远，以便在每条信号线之间布线一个0欧姆电阻，如果它们适合的话。
图3。下面平面上的两个信号线穿过一个裂口的例子，相邻的0欧姆电阻提供连续的返回连接。
低噪音配电设计
对于最低功耗，Vcc通常会尽可能低，通常会有一个电源管理IC (PMIC)和一个电源轨。
一般来说，设备的核心和I/O线共用相同的电源轨和Vcc引脚。如果封装中有单独的核心和I/O引脚，请保持它们分开，直到去耦电容安装到Vcc引脚之后。这样它们就可以在同一电源线路上布线了。
任何电源引脚的目标都是使用尽可能低的电感电容，尽可能靠近电源引脚。每个电容器将连接在Vcc引脚和Vss之间，或接地连接。这两个连接——创建一个循环——应该尽可能短。在电路板底部的Vss平面上放置一个通孔，尽可能靠近电容器的Vss焊盘。
使用多大尺寸的电容器?在不了解电流要求的任何细节的情况下，选择您可以在电路板上组装的最小体尺寸电容器，以及该体尺寸中最大的电容。每个Vcc引脚至少使用一个电容。如果更多的将适合，使用更多的电容器每个电源引脚。
通常，PMIC和某种开关模式电源将用于重新生成正确的电源轨电压。这意味着在驱动半桥的脉冲相关的电源轨道上可能存在一些周期性纹波。这些通常由作为SMPS一部分的LC电路滤除。然而，有时电感中有大电流。这些可以作为近场磁场线耦合到电路板上的其他结构。出于这个原因，最好使用环面来限制磁场，并使SMPS组件远离敏感的信号线。
有时使用电阻分压器产生或检测其他电压，有时使用高阻抗电阻。高阻抗电路对交流电容拾取总是更敏感。将高值电阻器尽可能靠近感测引脚，并在下面连续接地。
当感测线用作SMPS输出的反馈时，将感测线路由为紧耦合差分微带，远离任何其他数字线。他们应该测量尽可能接近实际使用点的Vcc。
如果您的设备对轨道电压噪声非常敏感，并且不会消耗太多电流，或者在用于锁相环电源或ADC电源的设备上有特定的电源引脚，则可以在电源引脚连接上串联一个铁氧体磁头。一定要在铁氧体的器件侧添加低电感电容。这是唯一可以接受在电源路径中使用铁氧体的情况。
在Vcc引脚和电源管理IC (PMIC)之间路由尽可能宽的迹线。这意味着在底层的连续地平面上设计尽可能低的特性阻抗的功率走线。对于宽功率走线，使用分支路由拓扑是可以的。更短和更宽的电源走线更好。
估计电源路径上的串联直流电阻。1盎司铜层的片电阻约为0.5毫欧姆/平方。计算电源走线中的方阵数，以估计其串联电阻。如果电源走线宽25密耳，长1英寸，则有1/0.025 = 40个正方形。总电阻为0.5毫欧姆/平方× 40平方= 20毫欧姆。如果该走线的电流为100ma，则电压降为20mohms x 0.1 A = 2mv。在您的应用中，电源轨上的电压降是否可以接受?通常钢轨可以承受50-100毫伏的压降。
避免在最上层使用铜填充，即使它与地面相连。相反，保持信号线间隔，并使电源走线尽可能宽。功率走线越宽，其串联电阻越低，其路径上的电感也越低。
低能耗设计
嵌入式应用程序中消耗的大部分能量都在微控制器核心上。第一步是使用尽可能低的核心电压，但要有足够的余量，以便在核心电源波动时保持电压高于最小值。
在编写代码时，监视设备的实际功耗以查看哪些操作消耗的能量最低是很有用的。例如，典型的整数数学将比浮点数学消耗更少的焦耳。
最终的能量来源要么是电池，要么是使用超级电容器进行局部存储的能量收集装置。这些将馈入电源管理IC (PMIC)以提供调节电压。PMIC应根据燃烧的平均功率选择，并在稳压侧使用尽可能大的低电感电容，以提供大电流突发。
所需电容器的大小可以根据允许的压降ΔV和电流浪涌的持续时间Dt和电流浪涌的幅度ΔI来估计。例如，如果将有持续1毫秒的10毫安电流浪涌，并且从稳压电压电平到磁芯所需的最小电压的电压供应余量为0.2 V，则磁芯电源上的电容器的尺寸应至少为:
分布在每个Vcc引脚上的电容器也有助于保持电压水平并增加设计余量。
在电路板层面，降低能耗的最佳方法是使用低电容的互连走线。FR4中50欧姆的线路约为3pf /英寸。如果它是2英寸长，它将是大约6pf电容负载。如果控制线或数据线上有1.5 V信号，并且在1 MHz时发生变化，则由于一条线而消耗的功率为:
如果单板上有60条线路，那么在单板级互连中充电和放电所消耗的功率约为1mw。
为了降低能耗，尽可能使用短互连和高阻抗。当你看到高特性阻抗线时，知道它们可能有更高的串扰，所以也要注意这一项。
开启稳定设计
当PMIC接通时，所有的分布式电容器都必须充电。一般来说，在低输出电流的PMIC下，浪涌电流可以驱动电源轨低，导致一些器件关断，一些器件导通。
浪涌电流可以通过隔离大功率引流器件的电源走线和使用串联MOSFET作为电源栅极来控制。分流它与10 k电阻，这将作为一个缓慢的预充电器去耦电容器。例如，如果有100 uF的电容，10 k电阻将在大约2秒内对它们充电。经过控制延迟以预充电接近Vcc水平，MOSFET可以将其余的Vcc功率依次门控到每个器件，以实现稳定和可预测的导通。
ADC的低噪声设计
模数转换器(ADC)通常是电路板上对噪声最敏感的器件。它通常连接到电路板上的传感器或通过外部电线连接。将ADC尽可能靠近传感器或电路板边缘，以尽量减少电路板上的走线长度。在模拟线之间使用尽可能大的间距以减少串扰。
为了进一步减少串扰，使模拟线尽可能宽，与传感器的源阻抗和所需的时间响应一致。将模拟线物理地从数字线中分离出来，在下面有一个连续的返回路径。
通常，封装具有单独的模拟地和数字地引脚。这是为了防止从数字信号耦合到封装中的模拟信号的地面反弹噪声。将两个接地连接到电路板上的同一接平面是可以的。
如果模拟端有单独的Vcc引脚，则可以将铁氧体引脚与Vcc电源引脚串联使用。确保将去耦电容器放置在铁氧体磁头的器件侧。
设计低耦合射频接收器
将所有RF元件放置在电路板的一端，远离数字线和模拟线。在射频部分下使用与电路板其他地方相同的连续接地平面是可以的。
考虑使用电缆连接将射频部分放置在单独的电路板上，并且在它们之间仅使用电源，接地和数字控制线。在可能的情况下，将电源线和地线与数字信号线交叉，以减少接地反弹。
图4。示例一个独立的射频模块远离数字控制电路。
如果它们由与其他组件相同的电源供电，则考虑在功率路径中使用铁氧体，尽可能靠近RF区域，并在RF器件的Vcc电源引脚附近使用局部去耦电容器。这是为了防止来自电源轨的噪声进入射频设备的敏感接收器放大器。
虽然遵循这些最佳设计实践并不能100%保证产品的工作，但这些步骤将减少噪音破坏预期应用程序的风险，并增加成功的机会。
