确保PCIe Gen3通道的高信号质量开云体育官网登录平台网址
如今高速输入/输出(I/O)总线的数据速率不断提高，使得保持传输通道信号质量变得更具挑战性。这一挑战的原因之一是总线互连造成的寄生效应。在过去的十年中，电气互连的数据速率经历了戏剧性的增长——从1 Gbps到25 Gbps甚至更高——以满足现代网络应用程序和大容量存储对更多I/O带宽日益增长的需求。
Serializer/De-serializer (SerDes)是一种用于集成电路的高速串行数据链路，用于序列化并行数据并以更快的速度传输数据。今天，千兆赫SERDES是高端计算设备中领先的芯片间和板间数据传输技术。PCI Express (PCIe)是一种高速串行互连协议，旨在克服传统并行总线的许多限制，解决不断增长的带宽需求，并提供更高的性能。它通过在芯片之间提供可扩展的点对点串行连接来实现这一点，同时在软件层保持与传统PCI的兼容性。虽然这对设计师来说是个好兆头，但它也带来了一系列挑战，这使得信号完整性分析和符合性测试对于确保高信号质量是绝对必要的。
挑战:PCIe 3.0接口
PCIe是由PCI特殊兴趣小组(PCI- sig)维护和开发的标准，PCI- sig是一个由公司组成的社区，负责开发和维护外围组件I/O数据传输的标准化方法。开云体育双赢彩票第三代PCIe标准PCI Express Gen3 (PCIe Gen3)规定了运行速度为8.0 Gbps的高速差分I/O互连。它广泛应用于计算机和服务器。
图1显示典型的PCIe Gen3链路。一般来说，信道要么短而直接，驱动器和接收机之间只有几英寸的互连，要么长而复杂。PCIe 3.0通道可以由1到32个通道组成。多个宽度的连接器- x1, x4, x8, x12, x16和x32，其中x表示通道-由PCIe标准定义。
图1。典型的8通道PCIe Gen3链路。
这里的挑战是，使用8gbps高速串行链路的PCIe可能会受到大量物理现象的影响。这种现象可能包括串扰、导致反射的阻抗不连续、符号间干扰(ISI)以及由于不平衡传输线造成的模式转换——所有这些都可能导致大型系统中过度的电磁干扰(EMI)发射。
解决挑战
解决这一挑战需要一种PCIe接口模拟方法。执行仿真以确保满足接口规格，包括眼睛特征，并且误码率(BER)小于指定的最大误码率。
随着串行信道向高数据速率开云体育官网登录平台网址移动，采用了基于IBIS-AMI模型的SI仿真方法来考虑不同的信道参数。IBIS- ami是SerDes物理层的建模标准，是IBIS 5.0规范的一部分。它能够快速、准确、具有统计意义的多千兆串行接口电路仿真。
一般来说，利用IBIS-AMI 5.0发射机和接收机模型进行的时域瞬态仿真可以与有损耗信道参数相结合，在接收端生成眼图。然后，根据PCIe 3.0的要求，将结果与接收到的眼罩进行比较。如果模拟的眼睛在振幅和抖动的开眼规范内，则实现了优于指定的误码率，通常为10^12-10^17。该仿真用于SI分析和符合性测试，以优化PCIe Gen3通道性能以符合PCI-SIG规范。
具体来说，用于PCIe接口的模拟方法有:
信道仿真
本文的分析方法涉及瞬态模拟，其长度由信道损耗量和反射强度决定。PCIe模拟以8 Gbps (UI=125 ps)的速度运行，在发射机(Tx)和(Rx)处使用IBIS-AMI模型，包括Tx处的抖动，信道长度为6英寸。8 Gbps;然而，由于互连长度显著，决策反馈均衡器(DFE)和前馈均衡器(FFE)， IBIS规范不再足以表示Tx和Rx电路。为了克服这个问题，开发了IBIS的扩展IBIS- ami(算法建模接口)。
恐慌
在串行通信系统中，时钟与传输的数据一起嵌入，时钟数据恢复(CDR)电路用于在接收端恢复时钟。锁定正确的数据很大程度上取决于数据和时钟之间的对齐。抖动在误码率中起着重要的作用，抖动可分为随机抖动(RJ)和确定性抖动(DJ)。为了模拟误码率的准确估计，这两个抖动元素都必须包含在模拟中。
均衡
PCIe 3.0规范包括在发送端和/或接收端执行均衡的规定。这样做是为了减轻ISI的影响，从而最大限度地减少误码率。在均衡中，信号通过一个频率响应等于信道的逆频率响应的滤波器。应用高增益来抵消较高频率下的信号衰减。换句话说，均衡是一个自适应滤波器，其系数由运行时决定，取决于物理通道(图2)．
图2。发送端和接收端的PCIe 3.0均衡。
去强调和预拍摄
PCIe使用传输去强调来补偿高频信道损耗。去强调波形是根据电压水平Va(去强调)和Vb(平电平)来定义的。图3显示当二进制输入流应用于3抽头FIR滤波器时产生的输出信号。请注意，在输入位流的极性反转之前和之后，输出取不同的值。与这些事件相对应，PCIe 3.0规范定义了新的术语表1。电压Va、Vb、Vc和Vd分别对应于去强调、平电平、预射和最大升压事件。
图3。弱化重点，提前拍摄。
PCIe 3.0术语 |
输入信号的对应条件 |
|---|---|
不强调(Va) |
在极性反转之后出现一个升势 |
平面(Vb) |
当传输相同极性的比特时，将出现恒定的电压 |
摄影做(Vc) |
在极性反转之前会出现一个升压 |
最大升压(Vd) |
当极性反转仅在一个比特区间出现时，会出现一个较大的升压 |
表1。不同的均衡术语。
PCIe信号完整性分析
为了进行SI分析，首先使用电磁(EM)求解器模拟PCIe连接器、八车道数据总线和封装。然后提取s参数数据。从这些数据中，分析了从SI角度来看的重要因素，包括:阻抗匹配、反射、衰减、阻抗失配、传播延迟、串扰和连接器的对准形状。接下来，所有这些数据被重新组合，并以8 Gbps的比特率生成伪随机比特序列(PRBS)。
在本文中，用于分析的高速数字(HSD)板是一个12层的高速FPGA数字板。信道网络中的噪声主要影响系统的抖动性能。这会导致信号质量下降。对于水平和垂直过渡，如线键合，通过阵列，以及封装和印刷电路板的焊锡球，生成用于SI和功率完整性(PI)模拟的3D模型。利用SIPro软件对PCIe 3.0八车道数据总线进行EM模拟数据提取。
在PRBS随机数据输入的情况下，全信道的瞬态分析结果如图所示图4。该通道结合了先进设计系统(ADS)软件中连接器、八通道和芯片封装的EM提取数据。从眼图中，可以看到信号在很长的传输路径和由于连接器而退化。输入信号为8 Gbps的PRBS-11串行数据。
图4。完整通道的瞬态模拟设置和结果。
PCIe兼容性测试
合规性是确保产品可互操作的必要条件。它验证PCIe通道是否符合PCIe规范。中列出了不同的遵从性测试参数表2．
信号 |
PCIe兼容性测试 |
发射机电 |
TX信号质量测试 TX预设测试 |
接收器电 |
接收机抖动容限测试 |
TX/RX链路均衡 |
发射机初始TX链路EQ测试 TX和RX链路均衡测试 |
表2。与PCIe规范不同的遵从性测试参数。
发射机电Tx信号完整性
为了充分描述PCIe发射器的特性，基于PCI-SIG规范测量了单位间隔(UI)时间、电压、眼罩、抖动、空闲定时和通道倾斜。大多数规格需要测量超过250个连续的ui。为了精确测量，应该使用从发射机的Tx输出到其输入的直接连接。这样做，确保最低的噪音测量。图5显示眼睛和抖动测量在一个发射机过渡位。
图5。PCIe 3.0 Tx仿真:眼图和波形。
接收机电气均衡
必须测试接收机的灵敏度和对抖动的耐受能力。测试方法是向设备的Rx输入提供刺激，并通过Tx引脚监测设备的响应。将被测眼与眼罩结合进行符合性测试。
如图6，没有任何平衡，眼睛是闭上的。然而，在应用Rx均衡后，眼睛是开放的，符合PCIe规范。均衡背后的思想是使用其他位的电压水平来纠正当前位的电压水平。由于信道频率依赖性损耗的ISI，接收信号的眼睛完全关闭，并且无法从严重扭曲的信号中恢复时钟和数据。经过DFE均衡器后，均衡信号的眼被打开，数据中心的垂直眼开口约为368 mV。这个值足以使决策电路以可接受的误码率恢复数字数据。
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图6。眼图(a)不均衡(b)前馈均衡(FFE)。
Tx均衡设置和预设测试
PCIe 3.0规范指定了带有10个预设的遵从模式。一旦进入合规模式，就可以使用100 mhz时钟的突发来循环各种合规模式设置，以执行抖动、电压和定时测量。符合性测试确保被测设备(DUT)可以生成所有预设值和均衡级别以满足规范要求。图7显示所有预设值的波形。
图7。不同预设值的波形。
结论
确保PCIe Gen3串行通道的高信号质量对于允许这些高速串行接口实现其更高性能的承诺至关重要。开云体育官网登录平台网址信号完整性分析和合规性测试是实现这一目标的重要工具，使用依赖IBIS-AMI模型的方法也是如此。使用这些工具和本文中详细介绍的方法，工程师现在可以根据pci - sig规范直接而准确地优化通道性能。
参考文献
- 吴克胜，袁晓春，高速信号:抖动建模、分析和预算，普朗提斯霍尔，2012。
- A.K. Pandey，“板载内存模块中DDR4数据总线的功率感知信号完整性分析”，信号与电源完整性(SPI)， 2016年IEEE第20届研讨会，都灵，2016年，第1-4页。
