修复存根问题

最阴险的不连续出现在1 / 4波长通过短段。这个微小的神器有可能让你的信号完全消失，或者更准确地说，自我抵消。因此，一个几乎从来没有重组过的行业(PCB制造，与IC制造相比)已经学会了“反钻”通孔以去除有问题的通孔桩。但重组需要继续进行。因此，在我们认为存根问题已经解决之前，重要的是要了解不断增长的数据速率已经将以前良性的PCB特性变成了存根—特别是在30gbps以上。我稍后将讨论这些问题，但首先让我们了解存根如何影响信号完整性(SI)。

理解存根

几十年前，Eric Bogatin提出了一个有用的经验法则，预测四分之一波长PCB短段的长度(以英寸为单位)为3/Gbps ([1])幻灯片5)。例如，一英寸的存根会给3gbps的信号带来问题。当我们开始讨论6gbps的过孔存根问题时，几年后，0.250英寸厚的12gbps背板上的过孔出现了严重的问题(3/12 = 0.250英寸)，反钻势在必行。因此，Eric鼓励所有人保持10倍的安全，并保持存根小于0.3/Gbps。事实就是如此。好消息是，回钻现在已经司空见惯，因此价格实惠且可靠。

图1说明了1 / 4波长通径和短10倍的通径之间的区别，包括微分插入损耗(左)和由此产生的眼图(右)。图中比较了一个12英寸的12gbps信道，其中包括一个0.250英寸的存根(3/12，红色)或一个0.025英寸的存根(0.3/12，绿色)。如图所示，差异是惊人的。而短短的通道(绿色)有一个大的眼睛张开(上眼)，当短长到临界距离(红色)时，眼睛消失(下眼)。较长的存根不会引起人们的注意，因为正如IL图(红色)所显示的那样，只有不到2%的6 GHz (12 Gbps)信号到达Rx。相比之下，由于较短的存根(绿色)的存在，损失没有可观察到的变化。根据经验法则预测，0.250”短段在6 GHz时导致最大的衰减(损耗)。但请注意，附近的频率也会出现大量损失。例如，在5ghz (10gbps信号)下，红色曲线上的损耗是绿色曲线的2倍。事实上，损耗图直到~600 MHz才变得相似-这是10x规则的另一种表达。 As such, you can also think of 0.3/Gbps as the stub length that does not appreciably affect IL.

图1。12 Gbps通道与0.25“存根或0.025”存根(在MATLAB和信号完整性工具箱）

为什么信号消失了?想象一个正弦波在通道遇到短段的交界处分裂成两半。一半的信号沿着1 / 4波长短段前进，直到它到达90°相位的末端。在存根的末端，它发现一个开路，导致100%的信号反射回结。当信号返回到短接头时，它的相位是180°的，在到达Rx([1])的途中抵消了正弦波的另一半幻灯片5)。因此，我们只能看到Rx信号的低频成分，它看起来像噪音，没有可观察到的6 GHz眼(图1，下眼)。

鉴于这种可预测的信号物理，很明显可以更改图1中的X轴以反映任何数据速率。或者用这个来测试你的数据速率免费试用信号完整性工具箱。您可能会惊讶地发现，可接受的存根长度现在在10 mil范围内(=0.3/30 Gbps)。什么? !如果您停下来想一想，就会发现许多功能现在都是存根。

存根不仅仅存在于Vias

过孔并不是造成存根的唯一原因。在串行实现的早期，有些人通过在路由中添加测试点、ESD设备或其他特性，无意中造成了有问题的存根。我们了解到串行链路必须是点对点的，这意味着它们只连接到一个Tx和一个Rx，所以不要添加任何其他东西。虽然现在消除了无关的项，但更高的数据速率带来了必须避免的下一波存根。

图2显示了随着数据速率的增加而表现为存根(红色矩形)的特性。尽管顶端的项(一个后钻的孔)是可以理解的，但大多数人并不习惯将其他特征视为存根。第二个项目说明了这一点信号必须路由到连接器焊腿出口对面的连接器垫片。如果不能正确处理这个问题，会显著增加30+ Gbps的误码率(BER)。换句话说，如果您从连接器垫的背面布线(从图2中第二项的右侧)，信号将在连接器腿和~50密耳的“短根”之间分裂，这是连接器垫。50毫秒对于8gbps的存根来说也太长了。

图2。隐藏的“存根”(红色矩形)，以及如何移除它们

图2中较低的两个项目(边指连接器擦拭器和压合销)主要由连接器供应商和行业规范分别负责解决。因为这种情况在很多情况下都不会发生，所以硬件工程师必须理解并从设计中删除这一波新的存根。然而，压合引脚的例子说明了为什么25+ Gbps串行标准现在需要表面贴装连接器-增加了第二项的出现。

提前计划

当开始一个新的设计时，将数据速率与预期的物理特性[3]并置是很有帮助的——特别是与相关的特征大小(RFS，[3])和存根相关。特别是，通过存根策略作为布局规划和堆叠设计的一部分来解决这个问题是很重要的。

虽然反钻是最常见的通过存根去除的方法，但也可以使用其他方法。那些只实现几个不那么高速的串行链路的人可以通过将信号保持在PCB的外层(或近外层)来解决问题。例如，如果您在16层PCB的顶层突破BGA并向下通过到第15层，那么所产生的存根可能太小而不值得关注。求解得到的存根长度，并对照0.3/Gbps的经验法则进行检查。你应该选择吗?不为了将通孔反钻到最低的信号层，图3展示了由此产生的通孔的“存根”不仅由通孔桶组成，还包括到达信号路径末端所需的垫。这很容易使这种类型的短段在30+ Gbps时过长(例如，短段为11密尔=垫环4密尔+介电层3密尔+底部垫环4密尔)。由于高速信号在导体的外部传播，因此即使在回钻的通孔上也要增加中间垫环的长度。

图3。存根长度包括衬垫，如果没有移除

其他人选择顺序层压，以限制通过长度和他们的存根到一个较小的部分板的堆叠。还有一些人使用盲孔和/或埋孔来去除或最小化短段长度。无论你如何处理它，你都需要从三维角度考虑设计中的结构，以确保所有存根都在你的布局中得到管理。同样，在定义堆栈层和信号层之前确定处理存根的策略是有帮助的。

总之

本文应用Eric Bogatin的0.3/Gbps经验法则来识别和防止由于存根引起的信号退化。随着数据速率的提高，一波新的存根正在出现，以便理解和管理。事实上，相关的存根长度现在与迹线宽度相当。

不幸的是，更高的数据速率标准继续指定产生存根的机械尺寸，从而导致SI问题。因此，让我们共同努力，帮助业界理解提高数据速率如何以及为什么会加剧存根问题。我相信这篇文章将有助于实现这一目标，所以请分享它。

参考文献

[10]李建平。(2007)。适应6gbps及以上的信号完整性工具和技术(幻灯片1-33)。SiGuys, CDNLive !2007.
[10]李建军，张建军，李建军，等。PCIe Gen5信号完整性实现-问题与解决方案。DesignCon 2023技术论文。
(2022年10月5日)。信号完整性小抄表-数据速率驱动的设计决策。EDIcon2022.
(2022年4月1日)。”哪些不连续性小到可以忽略?”信号完整性杂志RSS。

本文节选自唐纳德·泰利安的新书信号完整性，在实践中。硬件，SI, FPGA和布局工程师实用手册。