管理PCB串扰
当一个信号(称为“攻击者”)中的能量与另一个信号(“受害者”)耦合时，就会发生“串扰”，对受害者信号的性能产生不利影响。与相声相关的攻击者/受害者语言表明危险潜伏着，促使硬件工程师保持警惕。我们怎样才能驯服这个敌人呢?或者，更具体地说，是什么导致了相声?什么时候会出现问题?你能做些什么来确保它不会破坏你的产品设计?我稍后会回答这些问题，但首先让我们看看我在今天的设计中最常发现和纠正的相声问题。
最常见的相声问题
随着设计工具和实践的成熟，设计团队没有注意到的最常见的串扰问题是垂直的层到层耦合。虽然使用固体平面来防止这种情况，但在这些平面上的空隙会产生信号可以通过的小孔。根据我的经验，这些“Z方向”的耦合是不能通过设计规则检查找到的，它只需要少量的垂直耦合就可以折叠和眼。这个问题越来越严重，因为连接器和电容器衬垫的相关特征尺寸[RFS, 1]越来越大，必须进行阻抗匹配。洞越多，耦合的机会就越多。
图1量化了当接地屏蔽层不到位时垂直层间串扰对PCIe Gen3眼高度的影响。图1中的眼图显示了没有相声(左)和有相声(右)时的性能。由于链路很短(3英寸)，信号被过度均衡，因此可以看到四个电压电平(是的，这种情况经常发生[2])。在没有相声的情况下，在150 mV的时候就足够了。通过串扰，四个电压级别中的每一个都增加了~150 mV的噪声，闭上眼睛。在图中绘制了模拟的眼睛高度，揭示了眼睛高度如何随着层之间的耦合并行度在X轴上从0增加到200密耳而降低。随着层与层之间的“间隙”距离的减小(金色=10密耳，红色=4密耳，以2密耳为增量)，眼睛高度以颜色编码框中所示的速率减小。这些曲线很容易在信号完整性工具箱™中创建，因此请在您的设计中使用软件免费试用。
图1所示。PCIe Gen3眼高度上的层间串扰，与层间隙和耦合长度(在MATLAB和信号完整性工具箱）
图1显示，当层与层之间的间隙为6mils(蓝色)时，层间串扰会导致每1mil耦合的眼高度降低1mv。这意味着只有100密耳的平行度才能去除一个宽大的眼缘。因此，确保差分对不会通过地平面的间隙重叠——这通常必须作为手动/可视化过程来完成。也就是说，让我们后退一步，解释一下相声的来源和防止相声的设计方法。
相声的机制
多年来，技术对我们不利，导致典型(非托管)串扰电压从2%增加到30%，如表1所示。随着数据速率的提高和电压裕度的降低，即使是最小的、意外的信号扰动也会成为问题——即使只有几毫伏。因此，在电子设计和生产的各个方面工作的工程师对串扰的机制有一个基本的了解是很重要的。
表1列出了导致相声的因素。直观地说，信号彼此距离越近，耦合或串扰的可能性就越大。当信号在不断增加的长度(称为“并行度”)中“靠近”在一起时，串扰的数量增加到“饱和点”;在饱和点时，串扰的最大数量已经达到。如表1所示，现代技术饱和非常快，所以我们不像过去那样多地考虑这个问题。串扰也随着电压波动和上升时间的增加而增加，或者随着dv/dt和di/dt的增加而增加。根据我们熟悉的等式，I=C*dv/dt和V=L*di/dt，电容随着金属靠近而增加，互感也随着增加——因此所有因素继续结合并增加串扰。因此，控制信号间距(以及，如果可能的话，电压波动和边缘速率)直接影响设计中的串扰大小。
表1。过去和现在相声的影响因素。
为了了解这些因素是如何相互作用的以及哪些因素起主导作用，请尝试将表1中的值输入这个在线相声计算器[3] (H=10 mils, h1=h2)。修改参数并观察变化——这将增强你的相声直觉。也许可以尝试一下设计中固有的价值。
令人惊讶的是，尽管相声的潜力增加了，但我们看到了相声问题的总体减少。这怎么可能呢?像其他设计挑战一样，科技界也意识到了这个问题，设计了防止它的规则，并设计了工具来确保这些规则得到遵守。所以，在我们恐慌之前，让我们来正确地看待相声问题。
透视相声
是的，相声问题是真实存在的，但你可能会惊讶地发现，我在40年里只遇到过三个严重的问题——设计各种类型的电子产品。这三个问题都是在硬件建成后发现的，并在实施之前推动了防止串扰问题的新学科。由于这些问题很有启发性，让我们来看看是什么导致了这些问题。
如前所述，系统级串扰故障的主要原因是Z(垂直)方向上的无屏蔽层对层并行。事实上，这导致了三个问题中的两个。一个是“高速”信号和“低速”信号之间的一长段并行(注意，“低速”信号不再得到足够的关注)。另一个问题涉及两个串行链路信号，通过平面切割只有100密尔的耦合。这两个问题都非常难以分离，在仔细研究层层PCB布局图稿时，出现了“啊哈”时刻。虽然布局工具可能会断言它们会对这些情况进行DRC(设计规则检查)，但我仍然会在视觉上覆盖并检查相邻的层，以寻找潜在的问题——特别是在切口周围。这是一种智力和经验超过计算机算法的情况。
第三个串扰问题是在封装级的键合线中，由IC内缓冲的交错输入和输出引起。串扰诱导输出的逆回到输入上，产生的振荡非常强大且可预测，因此我为这种新型振荡器设计申请了专利。谁说问题不能成为发明?
由于串扰问题很难在硬件中隔离和纠正，因此会严重影响产品的性能和进度，大多数工程师只是简单地将其设计出来——尽管会增加材料成本。例外的可能是产量非常大的产品;这些设计团队使用详细的模拟和手工布局来最小化成本。但是，大多数产品实现团队通过使用设计规则简化和解决了串扰问题。
相声设计规则
串扰设计规则通过管理信号在PCB内耦合的两个方向(垂直和水平)将串扰降低到可接受的水平。垂直串扰是由其他层或“层间”上的信号引起的。水平串扰是由同一层或“层内”的信号引起的。每个方向的相声都有不同的处理方式，具体如下:
夹层相声
层间串扰问题通过在信号层之间放置坚固的接地层(屏蔽层)来防止。虽然增加层会增加成本，但固体平面解决了许多SI问题，如控制走线阻抗、回流电流、电源阻抗和旁路电容回路电流。因此，除了产量最高的产品外，所有产品都很容易添加额外的地面层。这听起来很简单，但要注意的是，“固体”平面在实践中是不存在的。因此，我要再次强调，重要的是要验证信号不会通过切割、反垫或平面上的其他间隙耦合。在这些区域，“屏蔽”两侧的信号仍然容易受到串扰，因为部分屏蔽已经被移除。
Intra-layer相声
通过强制信号之间的间隔距离大于5h到7h来防止层内串扰，其中“h”是信号与其相邻地平面之间的距离。设计规则以“h”表示，以确保信号与附近平面的耦合(这是好的)大约比其与附近信号的耦合(这是坏的)大一个数量级。在实践中，这通常要求信号间隔约25密耳。
为了说明“5h”设计规则的有效性，图2显示了Y轴上的串扰信噪比与X轴上两个信号之间的间隔距离“D”。由于Y轴是一个比率(这里没有详细说明)，如图所示，较大的值是“好”，较小的值是“坏”。颜色显示“h”(每个方向上条带线迹到地面的距离)从3密耳(红色)到7密耳(黑色)不等，以1密耳为增量。水平线标记了一个恒定的大小，这是所有h值的D=5h位置。例如，h=3 mil线(红色)在15 mil时与水平线相交，h=4 mil线(蓝色)在20 mil时与水平线相交，等等。虽然小的h值可以看到轻微的非线性，但该图演示了设计规则如何在各种堆叠和实现之间实现一致的串扰比。
图2。层内串扰幅度与信号间距和到地距离的关系。
图2说明了信号质量如何随着信号间距的增加(较大的D)而增加(即减少串扰)，以及如果信号更接近地面(较小的h)，如何更快地达到可接受的串扰水平。再次，操纵“D”和“h”是控制层内串扰的主要机制。参考与您的组件或技术相关的设计指南，以确定推荐的D/h比;我希望你会发现它在5到7的范围内，除非用常数D代替。
如前所述，自动布局工具在执行层内间距规则方面比层间间距规则更好。因此，接地盾通常是垂直使用的，而间隔规则是水平使用的。在极少数情况下，地面护城河被水平使用，间隔规则被垂直使用，所涉及的物理类似于上面所描述的。
虽然最好是在问题发生之前预防，但当遇到硬件中的串扰时，不要忘记您可能可以通过编程控制SerDes/DDRx驱动器强度、边缘速率和均衡。您可能会发现可以使用[2]软件来解决这个问题。例如，只需关闭图1所示的Tx均衡就可以恢复眼睛-甚至不移除串扰。
结论
只要遵循最佳设计实践，串扰问题可能是真实存在的，但并不一定像人们预期的那样普遍。在这里，我们讨论了加剧串扰的因素以及如何使用设计规则来管理它们。串扰模拟用于开发易于实现的物理设计规则，也用于在需要最低成本时对特定PCB的规则进行交叉检查和调整。
本文节选自唐纳德·泰利安的《信号完整性，在实践《硬件、SI、FPGA和布局工程师实用手册》。
参考文献
[1] Telian D.(2022年4月1日)。”哪些不连续是小到可以忽略的?信号完整性期刊RSS。
[2] Telian D.(2022年5月3日)。”修复软件中的信号完整性问题。信号完整性期刊RSS。
[3](2022年9月29日)。”带状串扰计算器。“EEWeb的PCB工具。
