高密度网络系统的224Gbps-PAM4端到端信道解决方案

下一代数据网络系统需要高带宽和更快数据速率的组合，以最大限度地提高系统吞吐量。如果数据速率提高到224 Gbps，现有的512通道50t交换系统的容量将增加一倍，达到100t。由于以下优点，PAM4信号被广泛采用:1)晶体管和工艺节点可以缩放到PAM4波特率;2) SERDES支持PAM4带宽时，信噪比性能更好;3)与PAM6相比，PAM4具有更高的效率和更简单的编码方案，因此所需的功耗和面积更小;4)向后兼容112 Gbps;5)使用PAM4的光链路也更倾向于使用PAM4，因此在使用光介质的主机到主机链路中，兼容电和光信令以获得更好的功率和成本。然而，224Gbps-PAM4信令在电通道设计中面临着更多的带宽挑战。当工作频率超过45 GHz时，大多数无源器件的电气性能明显下降，传统设计已难以满足224 Gbps的系统要求。考虑到高SERDES I/O密度，已经具有挑战性的高带宽电气要求进一步复杂化。

在本文中，分析了224Gbps-PAM4组网系统的信号完整性设计挑战，提出了满足端到端(E2E)损耗预算≤40 dB的关键使能方案。链路预算要求在双向封装、单板、线缆和连接器之间合理分配。在本文中我们将描述如何分解系统组件之间的链路预算，以及如何在各自的损耗预算内设计这些组件。

封装设计需要考虑高阶模的传播和色散、平面共振、传输损耗、串扰、垂直跃迁以及BGA球距和球型。在奈奎斯特频率下，下一代封装走线损耗目标为0.123 dB/mm，从而允许最多60 mm (TX+RX)封装走线路由。这可以通过a.)跨层跟踪路由实现;b)使用低损耗材料;c)先进的铜表面处理，表面光滑粗糙。封装垂直损耗目标为1db。这要求BGA球间距≤0.8 mm，封装芯厚度< 1mm。厚芯将导致60GHz以上的巨大损耗。较小的BGA球尺寸可以进一步减少包装的不连续性和包装的损失。我们在2021年的DesignCon论文[1]中描述了使用0.5 mm BGA球间距的224Gbps-PAM4封装设计实践。这篇论文讨论0.8毫米球间距封装和PCB设计，以解决大尺寸封装的可靠性问题。

PCB设计需要对通道放置、走线穿线/穿线和通孔优化进行仔细的架构规划，以最大限度地减少水平和垂直损耗，以及通孔和走线通孔耦合，特别是在处理小球间距高密度板设计时。由于高io计数板设计中的深BGA排排列，因此需要新颖的通孔配置来减少迹到通孔和通孔到通孔的耦合。过孔短段长度对45 GHz以上的PCB损耗有显著影响，在224Gbps-PAM4板设计中应控制在< 6 mils。理想的下一代PCB走线损耗目标是解释灵活性为0.95 dB/英寸在奈奎斯特频率在全球路由区域，允许总共10英寸(TX+RX)

PCB走线布线。这可以通过跳过层轨迹设计和超低损耗材料的使用以及HVLP铜表面处理来实现，以获得光滑的铜表面粗糙度。PCB跳层走线需要更多的走线层，因此需要更深的过线过渡。当通过连接到最长走线时，PCB的垂直损耗不应超过1 dB。这要求通孔长度小于65密耳，通孔短段长度小于6密耳。良好控制的介电材料特性、介电厚度和铜的几何形状变化对成功的设计也很重要。我们在2021年的DesignCon论文[1]中描述了一个224Gbps-PAM4 PCB分线设计实践，该设计使用0.5 mm BGA球间距用于FPGA应用。类似的优化方法也被应用于0.8 mm球间距的通道破口和通孔过渡设计中。

封装和PCB通常单独设计，然后将优化的封装和PCB模型级联以执行链路仿真。BGA球包含在封装模型中，不应在PCB模型中重复计算。如何终止PCB球垫是PCB准确建模的关键。在本文中，在封装- pcb接口设计了一个同轴端口，可以准确捕获焊盘电容，但不会引入任何人为的不连续性。在DC-80GHz频率范围内，级联封装和PCB模型与集成封装-PCB模型具有良好的相关性。

研究了几种电缆/连接器配置，认为由于向后兼容性的限制，基于当前电缆和连接器特性的预计电缆组件损耗目标为~ 15 dB (1 m电缆+ 2个连接器)。电缆组件设计不在本文的讨论范围之内，但是，随着一些技术突破和良好控制的制造公差，1m电缆+ 2连接器配置的目标应该是满足奈奎斯特频率~ 10 dB的损耗目标。给出了一个连接器配合接口优化的实例在本文中结果显示，使用2个连接器的电缆组件的损耗改善了3.2 dB。

上述方法驱动关键使能解决方案成功实现224Gbps- PAM4高性能高密度系统设计。

这篇论文这里的引用获得DesignCon 2022最佳论文奖。阅读全文DesignCon 2022纸,下载PDF．