在多滴总线中期待什么
在早期的DDR系统中，时钟、命令和地址信号(这里称为C/A)使用分叉拓扑分布到多个dram，在这种拓扑中，这些信号大约同时传播到系统中的所有dram。命令和地址行(在这样的系统中)上的传播延迟将时间倾斜引入系统，限制了总线的工作频率，最终影响了这些内存系统的性能。
C/ a总线的性能也受到容性负载的限制。通过增加内存器件来增加内存容量，会增加C/A线的容性负载，从而限制C/A线的最大信令速率。由于这个原因，在大型服务器设计中(需要大量内存，因此电容负载会很高)，在每个DIMM卡上放置一个寄存器IC。信号进入寄存器IC，然后将C/A信号重新传输到各个dram。
“Fly-by”命令/地址架构在这里作为“多滴”通道提出，通过解决容性负载和时序倾斜问题，提高了存储系统中的信号完整性。开云体育官网登录平台网址在本文中，我们将探讨这种多点飞传命令/地址体系结构实现的一些特性。为了简化，我们将以一个内存卡为基础进行探索，该内存卡的左右两侧分别有一个寄存器和多个DRAM芯片(见图1)。尽管这里探讨的概念同样适用于系统级PCB设计。
理解多点飞传架构
fly-by架构优化了系统传输的拓扑结构，更能容忍时间偏差，并使点对点信号线具有可扩展的容量，而不会影响内存数据速率。在这种飞通架构中，时钟、地址和命令以源同步方式传输到dram。如图2所示，时钟信号与地址和控制信息一起传播，使得这些信号一起到达每个DRAM的接口。然而，在这种拓扑结构中，在这些线路上传播的一组信号到达每个DRAM的时间略有不同。
由于信号到达DRAM接口的时间是按时间分布的，因此信号遇到每个DRAM的输入电容的时间也是按时间分布的，从而减少了电容负载。减小的容性负载增强了信号完整性，并实现了更高的数据速率信令。
在图3中，我们看到一个地址线信号网，命名为AA00(如Keysight ADS SIPro所示)。该图阐明了信号的路径，使得信号在每个DRAM Rx接口到达不同的时间。现在我们将分析这个选定的信号网。
低频分析
我们首先对这种多滴母线连接的传输系数[T(dB)]进行简单的解析计算(铅笔+纸)。我们将此解析计算结果与低频时的电磁求解结果进行了比较。为了执行此分析，我们将图3所示的网络转换为图4(a)所示的等效电路。
在这个等效电路中，我们绘制了一个接口，其中信号(入射波)从端口1发射。现在，由于我们在低频下分析这个电路，透射波的波长在物理长度上没有振幅和相位变化。因此，我们可以将网络视为一个集总节点(这将是端口2)21化简为透射系数[T(dB)]。
此外，我们需要理解本分析中的另一个基本假设:所有端口阻抗(终端)都被认为是50欧姆。在这种分析方法中做这个假设是为了方便地将我们的结果与EM求解器的结果进行比较(因为EM求解器给出了参考阻抗为50欧姆的s参数值)。在此假设下，我们的低频等效电路得到了一个由11个50欧姆阻抗组成的简化网络，如图4(b)所示。
现在，我们解出输入阻抗Z在然后确定S21低频值。
现在，我们已经确定了S的值21使用简单的(铅笔+纸)方法在低频下，我们期望模拟器/求解器的结果也为-15 dB。这是您期望从EM模拟器提供的s参数提取中得到的结果。图5显示了从EM模拟器获得的所有10个不同端口的低频插入损耗结果，在本例中为Keysight ADS SIPro。在低频时，EM求解器也产生了相同的结果-15 dB(用红框突出显示)，这表明所有端口都是等效的，从而证实了我们最初的分析假设，即所有端口在低频时充当单个节点。
分析和模拟结果之间的这种一致性建立了使用给定求解器的信心。现在我们来分析一下高频下的结构。
高频分析
在高频时，入射信号的波长导致沿结构长度的振幅和电压的变化。这导致分析(铅笔+纸)方法不适合高频分析。相反，我们依靠计算EM求解器在分析中包括分布式传输线效应和损耗，以确定所有端口的传输系数[T(dB)]。图6显示了所有10个端口在高达10ghz频率下的插入损耗响应。
图6中不同的插入损耗结果并不是我们在高速数字通道中习惯观察到的通常响应。开云体育官网登录平台网址通常我们期望插入损失(S)的响应21)在低频率下从0 dB开始，并单调下降，用于单个点对点高速数字通道。由于我们没有观察到通常的反应(并且假设我们是多滴存储器系统设计的新手)，我们需要重新校准我们对多滴拓扑的正确分析的理解。
重新校准我们的理解
在这种设置中，我们没有一个具有不同输入和输出端口的单一通道来具有通常的插入损耗响应。在本文的前一节中，我们清楚地看到，由于多滴结构，低频响应为-15 dB。低频时的插入损耗值取决于连接到总线上的dram数量(在上述情况下，插入损耗为-15 dB)。这个相同的结构产生了两行(与端口10,11相关;远端端)在3 GHz左右时的插入损耗约为-50 dB，如图6所示。我们需要明白，多滴拓扑本质上不是阻抗控制的;沿着线路的每个存根都存在不匹配，从而导致所示的插入损失曲线。
内存系统分析的设计流程将帮助我们将EM提取的s参数数据集与其在确定我们是否将获得特定DRAM的开眼图中的使用联系起来。我们从EM求解器中得到了表征多滴拓扑物理性质的s参数结果。然后，我们使用Keysight ADS中的DDR总线模拟器以及EM提取的s参数数据集(PCB信息)，控制器(Tx)模型和dram (Rx)模型来分析开眼。这些DRAM模块充当多滴拓扑的高阻抗(电容负载)。由于dram的终端阻抗高，而多滴通道的特性阻抗相对较低，因此在多滴通道上存在多次反射。
相对于激励信号的频率，短段负载的长度和间距决定了这些反射是否会产生建设性或破坏性的干扰。作为存储系统设计者，优化存根负载的长度和间距对我们来说很重要，这样我们就可以得到建设性的干涉，从而得到一个开放的眼图。在多滴拓扑中，阻抗失配和反射有利于设计人员获得一个开放的眼图。
如果我们试图理解短段负载的优化长度和间距相对于激励信号频率的重要性，我们得出的结论是，每个端口的响应将是唯一的，由于干扰的空间变化以及由此产生的振幅和相位沿线路变化，导致每个端口的眼图不同。为了说明这一点，请考虑图7(a)中所示的结构。在这个图中，我们有U10作为控制器(Tx)，我们有兴趣观察DRAM (Rx)的眼图- U1, U5, U15和U19。
现在，我们在图7(b)中绘制了四个眼图，表明如果dram在空间上远离控制器的同一点上放置，它们将产生类似的眼图。通过比较U1和U19或U5和U15的眼图可以观察到这一点。对于空间上放置在不同位置的dram，我们得到不同的眼图。当我们比较U1和U5的眼图时，可以观察到这一点。
有了这一新的理解，构造干涉如何在睁眼过程中发挥重要作用，我们需要根据激发信号的频率，以最佳的短段负载长度和间隔来布局信号网。对于特定的PCB堆叠，在特定的层上，可以在设计流程的预布局阶段获得所需的分析来确定净布局尺寸。为此，我们使用了是德科技ADS内存设计器中的CA/数据总线设计器向导。图8显示了预布局设计的构建，它可以级联参数化的传输线和通孔结构，以形成预期的布局几何形状进行分析。
总之，在评估多滴总线的性能时，s参数结果肯定与典型点对点高速通道的预期结果非常不同。在这里，良好的预先布局表示对于重新校准我们的期望至关重要，并允许我们验证最佳设计应该如何表现。理想情况下，所有新设计都应该在进行物理布局之前先从预布局模型表示开始。然而，即使现有的布局美术已经被利用到新的设计中，那么使用向导快速构建预布局表示也可以帮助进行故障排除和进一步优化。飞通走线路由将被优化为(1)减少每个多路Rx端口的C/A信号和时钟之间的倾斜，(2)减少路径中的阻抗不匹配，以及(3)相对于在每个Rx处提供建设性干扰的激励信号的频率，保持stub负载的最佳长度和间距。这些设计元素对于DDR4和DDR5所需的更高数据速率下的高信号完整性是必要的。
