虚拟样机更好的信号和电源完整性
在任何电子开发方法中，通常有三个主要阶段;一个是设计前的探索阶段，评估可行性和权衡;一个是设计阶段，构建详细的原理图和物理布局;一个是验证阶段，在签署制造设计之前分析最终利润。从效率的角度来看，将尽可能多的分析从验证阶段转移到勘探阶段是必要的。开发越上游，就越容易进行更改和优化设计。然而，随着设计在开发周期中的进展，这些自由度会迅速缩小，并且执行更改会变得更加耗时和昂贵。
上游执行分析的主要挑战之一是分析中使用的不完整模型。通常，在互连上执行提取的完整物理布局尚不存在。那么如何填补空白来进行早期分析呢?
今天的EDA工具提供了多种方法来填补这些空白。当从空白画布开始时，一种方法是实例化IBIS模型，并使用2D字段求解器生成简单的w元素模型，以制定基本拓扑，使初始信号能够进行权衡。I/O缓冲强度、终止、跟踪长度和路由拓扑/存根都可以被评估和扫描，以评估它们对信号完整性、眼图和眼罩边缘的影响。
举一个简单的例子，考虑串行端接T拓扑的时钟分配网络。接口的探索可以在定义系统块定义的原理图阶段之前开始。
可以捕获约束来定义驱动器和串联终止之间的长度。输出驱动器阻抗+电阻必须匹配主线的特性阻抗。电阻器值和走线宽度可以扫描到最适合这种情况。可以对W1和W2的长度进行扫描，以确定两个走线之间的最大长度和匹配要求。
在最初的探索之后，示意图阶段的一个关键策略是将设计分类为网络类，并创建早期的探索性分析，以使用我们在探索阶段所学到的知识推导约束。一旦提供了更多的设计细节，初始测试台就可以用附加的细节进行修改，包括封装模型、连接器和过孔。
随着数据速率的攀升，需要额外注意通孔，这通常需要使用全波求解器。通孔的跨度(直通、盲通、埋通)、通孔堆叠(即孔/通孔/反通孔尺寸)以及与地通孔的接近程度都在插入和返回损耗中起着重要作用，这些损耗被视为信号路径上的“减速带”。
这种自上而下的方法是众所周知的，但在基本的2D互连模型上还有改进的空间。追求更精确结果的工程团队可以利用现有的设计数据，在真实的可制造CAD数据上实现全波精度。这种未充分利用的过程称为虚拟原型利用PCB布局工具来模拟结构。简单地说，虚拟原型是一种方法，可以重用现有的设计数据来提取和模拟关键接口，例如这些时钟分布网络。
布局工具不需要导入大量的网络列表，而是可以在正式的原理图之前从一张空白的石板开始。创建一个空板，可以绘制一个简单的板轮廓。接下来定义或导入一个堆栈，并从CAD库或以前的设计中浏览一些足迹。这提供了一个基本的平面图，从中可以交互式地定义一些网，代表将在下一次设计中使用的不同关键类别的网。用可制造的迹线和过孔进行布线，然后定义简单的平面形状。
这个物理模型永远不会发布到晶圆厂，但它可以用来为提取工具提供代表性的物理结构，这反过来可以产生详细的互连模型，用于前期模拟。在CAD软件中模拟可制造结构，然后提取这些信息有助于早期识别设计权衡。一个人不需要成为布线专家来放置现有的零件足迹和连接一些痕迹。
虚拟样机的目的是通过与仿真工具紧密集成的PCB工具中的平面规划组件和路由来紧密匹配成品布局的最终结果。真实的轨迹和通道模型可以通过模拟网类来提取混合和3D领域求解器，以获得最终布局的想法。
虚拟原型允许设计师在设计的探索阶段在沙盒中玩游戏，即使信息有限。每个人都想要准确和完整的系统，但是快捷方式、占位符和最佳猜测可以提前获得足够好的答案，从而节省时间，特别是在测试台架预先布局时。
