www.lambexpress.com/articles/1794-verifying-additive-phase-noise-and-jitter-attenuation-of-plls-in-high-speed-digital-designs
验证高速数字设计中锁相环的加性相位噪声和抖动衰减
2020年7月1日
高速数字设计和无线通信中增加数据速率需要SerDes锁相环和具有低加性相位噪声和高抖动衰减的时钟合成器。现代设计通常采用两级结构，包括抖动衰减器和频率合成器级。由于相位噪声分析仪具有较高的相位噪声灵敏度，因此相位噪声分析仪是这些测试的首选仪器。为了激发锁相环，需要一个具有超低相位噪声的附加信号源。
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