一个美丽的新世界:模拟DDR5
人们热切期待的下一代DRAM技术(DDR5/LPDDR5)目前正由全球领先的芯片供应商在实验室进行验证。对于需要模拟此类系统的硬件工程师和SI专家来说，这一最新一代产品将带来巨大的惊喜。DDR5将首次为DRAM接收器引入决策反馈均衡(DFE)。
到目前为止，内存系统设计的标准仿真工具一直是一个瞬态(SPICE)引擎，特别是使用IBIS模型来处理DDR IO缓冲区，或者有时使用SPICE模型来代替IBIS。DFE的引入颠覆了建模生态系统的现状，在过去的两年里，EDA社区、IBIS开放论坛以及系统设计师和芯片供应商之间都进行了大量的讨论。开云体育双赢彩票
问题的关键在于，我们现在期望DDR5存储系统在DRAM输入时几乎闭上眼睛。为了量化设计余量，模拟其设计的硬件工程师需要同时控制DRAM和内存控制器上的均衡(EQ)参数，以达到接收器切片器所看到的最终结果。如何执行EQ，以及接收器可能为时钟和数据信号提供的特殊信号调理，完全是硅供应商或PHY IP提供商的知识产权。这些是被严密保护的模型细节。
进入IBIS-AMI
几个主要的芯片供应商和一些PHY IP提供商已经将IBIS-AMI(算法建模接口)视为解决这个问题的解决方案，这可能不足为奇。IBIS-AMI是一种成熟的仿真方法，已被业界成功地用于模拟高速串行接口。IBIS- ami是传统IBIS模拟模型的扩展，其中EQ、时钟和数据恢复电路等数字逻辑以及EQ模式或切片器阈值的自适应可以封装为编译模型(.dll)。这对模型用户隐藏了实现，但暴露了在模拟期间要调整或扫描的所需参数。这些IBIS-AMI模型通常在通道仿真引擎的参考仿真流中使用。使用IBIS-AMI模型进行信道仿真是为了解决一个重要的问题:我的系统误码率(BER)是多少?
对于SI工程师来说，单一的误码率只是问题的一部分;同样重要的是，要知道什么是最优的均衡设置，可以给我最大的余量，以及恰好有多少电压和时间余量保持在我期望的误码率?最后一项比较棘手，因为通常——ddr5的情况就是如此——期望的系统误码率是超低的。现在，他们需要准确地推断出眼睛闭合(眼睛轮廓)到1e-16．瞬态SPICE模拟在回答这些问题时已经失去了动力，因为模拟数字逻辑块(用于均衡)以及如此大量的模拟通道将花费不切实际的时间。相比之下，使用IBIS-AMI进行信道模拟可以在几分钟(到几小时)内得到答案，具体取决于要处理的比特数。
通道模拟之所以这么快，是因为它们使用线性叠加的过程，这意味着如果IBIS模型的模拟部分，以及无源通道可以被表征为LTI(线性和时不变)，那么我们可以通过通道处理1位，并且知道这个响应可以被覆盖并求和到其他位以创建完整的波形。必须对器件做出假设，例如只考虑器件处于静态终止状态，而不从一个终止切换到另一个终止。不同的状态(交换Tx和Rx模型，或改变终端负载)将作为单独的模拟处理。
为什么以前没有将这种方法用于Ddr ?
自2014年以来，DDR信道仿真的特殊适应(使用统计信道仿真方法，而不是IBIS-AMI)已非常成功地用于DDR4/LPDDR4仿真。特别是对于回答这个问题:我(在所有四个角)与接收器误码率掩码(在1e-)之间有多少余量16）.这种技术让模拟器应用一些基本的EQ，如优化的DFE抽头，但关键是它没有给用户模拟来自硅供应商的现实EQ模型的能力。
然而，有了IBIS-AMI, SI工程师就有了一个现有的生态系统，可以使用内存控制器供应商的模型和DRAM/数据缓冲区/寄存器供应商的模型进行模拟，从而实现整个系统的模拟。
标准IBIS-AMI的问题，以及分辨率- ddr增强AMI
在将AMI用于DDR信号时存在几个挑战。标准IBIS-AMI参考流程设计用于差分信号。这意味着IBIS-AMI规范中有几个不太适合DDR的假设。不用担心，每个都可以通过技术创新来克服，但首先让我们详细说明需要改变的地方。
1.一个Tx，一个Rx
问题:目前标准的IBIS-AMI参考流程将一个Tx和一个Rx，以及所有相邻的发送器和接收器视为串扰源。
影响:在DDR中，我们需要同时模拟数十个信号。在验证内存通道的性能时，所有信号都很重要，但我们不希望为了收集所需的所有眼图而运行多个顺序模拟。
分辨率:EDA模拟器可以适应在一次模拟中处理多个Tx和Rx模型。
2.单端DDR IO缓冲器在驱动1时的阻抗与驱动0时的阻抗不同(参见图1）.
图1单端DDR信号的特殊特性
问题:这意味着IBIS模型将产生不同的上升时间和下降时间。眼睛不对称。今天的标准IBIS-AMI与参考流使用单步边缘来计算通道响应。IBIS模型的模拟部分在此过程中得到表征。然而，只有上升沿被使用。
影响:眼睛形状、眼睛轮廓形状和交叉点(眼睛最宽的部分)有显著差异。第二个影响是，对于不对称眼，最佳切片机电压阈值(Vref)通常更高。
分辨率:EDA模拟器可以用上升阶跃边和下降阶跃边来表征通道。在逐位操作模式下，EDA工具将适当地将单个响应应用于钻头的前缘或后缘。EDA工具构造的最终波形将使用gewave函数输入AMI模型。通道表征和波形构造明显偏离标准参考流;然而，传统上这一直是EDA供应商技术创新的一个开放领域(参见图2）.
图2增强标准IBIS-AMI参考流以满足DDR内存的需求。
3.单端信号有直流分量。
问题:标准IBIS-AMI不携带共模，不携带DC信息进入AMI处理。
影响:从一条数据线到下一条数据线，直流偏置的微小差异可能会被可变增益块放大。模拟器将确定放置Vref的位置，但是如果直流信息不存在并且接收器没有正确处理，则该计算将受到很大影响。
分辨率:EDA工具计算出的直流偏移量可以作为特殊参数传递到AMI模型中。这项工作已经通过IBIS-ATM任务组取得进展。
4.均衡器有一个外部时钟(数据频闪)。
问题:在高速串行AMI模型中，时钟是从数据流中恢复的，但在DDR情况下，时钟是外部提供的。这有一些有趣的分支。首先，是抖动的情况。如果抖动在数据和数据频闪(数据的时钟)上都是相关的，那么只要两个信号保持相同的相位关系，它就会被抵消。但在DRAM中，这不是给定的，时钟可以从数据偏移多个单位间隔(参见图3）.
图3频闪眼-数据与频闪之间的抖动关系及其对数据眼的影响。
影响:如果不考虑这种抖动机制，峰值与峰值之间的抖动数和振幅噪声的差异非常显著，这将使闭眼预测的准确性降低到低ber。
分辨率:模拟器可以通过第二个GetWave函数将波形、数据和频闪器传递到接收器AMI模型中，这样模型就可以使用频闪器对数据切片器进行时钟同步处理这两个波形。
未来创新的领域
经验丰富的内存设计人员提出的一个问题是，当使用IBIS-AMI处理DDR信号时，如何处理同步切换噪声(SSN)。SSN是指多个ic同时开关(开/关/开/关)，在电源平面产生较大的峰值电流需求时产生的。功率层和接地层难以处理这种瞬态电流，因此在功率层上表现为电压噪声，在接地面上表现为地反弹。这反过来又会影响IC的性能，IC的电源在关键时刻可能会下降，改变IOs的性能，并且为数据提供更少的电压摆幅，减少了眼界。
如何在模拟中处理这些时变效应?对于DDR3和DDR4，这些效果可以通过功耗感知的IBIS 5.0模型和瞬态SPICE模拟器来处理。但是现在，在IBIS-AMI中，通道被视为LTI，我们能处理功率感知吗?
设计师对他们需要解决的问题有一个优先顺序。首先，他们通常设计最佳SI，同时他们设计最佳PI，最后他们验证后者对前者的影响程度。IBIS-AMI对于确保PCB、DIMM和封装的最佳设计，并确保我们在1e之后保持开放的眼睛是非常必要的16比特或更多。对于PI，我们可以单独分析PDN，并确保我们设计了最佳的平坦阻抗以最小化纹波。最后，如果需要的话，我们可以使用IBIS-AMI模型的(*.ibs)模拟部分的传统方法(瞬态sim)量化SSN给我们的抖动轮廓和振幅噪声贡献，并将其作为ddr增强的AMI模拟的损害。该技术已与瞬态结果1和实际测量结果进行了比较
总结
当早期采用者开始使用DDR5和LPDDR5芯片设计他们的第一个产品时，他们需要确保他们有正确的仿真工具集来使用来自硅供应商的新的IBIS-AMI模型。有些东西保持不变:利润在减少，模拟的复杂性在增加;然而，一些EDA工具已经迅速发展，超出了需求。
此时，您可能会想到如何比较EDA工具的问题，为此，我希望这里列出的重要问题可以作为清单，督促您最喜欢的供应商(EDA和silicon PHY)，并鼓励向DDR的标准化参考流趋同。
参考文献
1.T. Mido，“针对DDR5要求的逐位仿真技术的潜在功能添加研究”，Synopsys Japan，https://ibis.org/summits/feb19/mido.pdf．
2.H. Lee和C . Cui，“基于SSN诱导抖动模型的精确统计的DDR4余量估计”，Keysight Technologies，https://literature.cdn.keysight.com/litweb/pdf/5992-2133EN.pdf．
