![thumbnail_rev](http://www.lambexpress.com/ext/resources/article-images-2019/Looking-Under-the-Hood-at-High-Speed-Signaling-Specs/115-thumb.jpg?t=1571841435&width=650)
在高速信号规格的引擎盖下看
孔子说:“温故而知新。”随着即将实现的Tbps高速接口进入100Gbps时代,一定程度的回顾可能有助于我们在未来的设计中更好地定位。
通过比较过去几代高速输入输出(HSIO)接口的特点,我们确定了从HSIO标准的各个方面来看技术发展的趋势。本文旨在总结几代流行的HSIO标准所采用的标称阻抗。
在HSIO接口规范可能定义的数百个技术参数中,阻抗是最关键的,因为它支撑着其他关键性能指标,如返回损耗(RL)、插入损耗(IL)、插入损耗偏差(ILD)、串扰、模式转换等。
然而,与任何阻抗规范相关的主要问题是:我们应该选择哪一个,传统的100欧姆阻抗,85欧姆阻抗,还是介于两者之间?工程师和标准委员会成员经常对两个标称阻抗值中哪一个在HSIO通道中提供更好的系统性能持有不同的意见。开云体育官网登录平台网址为了更好地回答这个问题,我们首先从为什么采用100欧姆的历史开始。
100欧姆阻抗系统实际上可以追溯到50欧姆阻抗系统。根据文献[1],50欧姆的采用受到以下因素的影响:
- 充气同轴电缆具有约30欧姆的特性阻抗,可以处理最大RF功率交付;
- 充气同轴电缆的特性阻抗约为75欧姆,射频功率衰减最小。
- 取30欧姆和75欧姆的几何平均值,取整数,50欧姆是射频行业公认的通用阻抗。这个标称阻抗值一直沿用至今。
上世纪最后二十年,HSIO系统出现,差分信号开始盛行。起初,P线和N线之间的耦合通常很小,甚至可以忽略不计,例如VNA上差分对的两个端口。因此,HSIO接口标准中的标称微分阻抗最初确定在50 + 50欧姆,即100欧姆。
虽然50/100欧姆阻抗系统继承自射频标准,但从本质上讲,HSIO系统与射频系统有一些不同,主要是:
- 在正常情况下,电源处理不是问题。
- 衰减仍然是长程信道的一个问题
- 通常需要高度密集和紧凑的系统
- 由于封装球寄生电容的影响,IC封装倾向于呈现低于50/100欧姆的阻抗曲线。
- 随着数据速率的提高和特征尺寸的减小,EMI合规性要求变得更具挑战性
- 差分阻抗可以比单端阻抗的简单双倍小10%,甚至更多,这取决于所选择的对耦合策略,即紧耦合或松耦合。
从上面的列表中,我们可以得出结论,与射频系统相比,HSIO系统的情况是不同的。因此,50/100欧姆阻抗可能不是最好的选择,也许该值应该低于该值。
随着工业向更高密度、更高速度的设计方向发展,85欧姆阻抗系统开始被一些公司所提倡。与100 Ohm系统相比,85 Ohm阻抗系统[2]表现出以下优势:
- 堆叠时电介质高度较小
- 更少的损失,达到较长的渠道开云体育官网登录平台网址
- 接近大多数包阻抗剖面的中心值
- 设计带来轻松
- 更多包含电磁场,因此电磁干扰更少
此外,42.5/85欧姆阻抗系统也更接近DDR存储器的40欧姆标称阻抗,从而简化了DDR实现的HSIO系统的设计。
相比之下,50/100欧姆系统也有一些优点:
- 相同电介质高度下的迹线宽度较小
- 由于大多数测量仪器都是50/100欧姆,因此无需对测量的s参数进行重整化后处理
- 与现有测试设备的兼容性
表1列出了一些广泛应用的HSIO标准的标称阻抗。从表中我们可以观察到以下几点:
- PCIe规范规定了较大的阻抗范围。这可能是因为PCIe是一个成本敏感的标准,需要适应阻抗的巨大变化。因此,需要很宽的标称阻抗范围
- 阻抗范围大的另一个原因可能是PCIe规范试图合并85欧姆和100欧姆阻抗系统,因为多模SerDes设备通常用于这两个规范。
- 作为一个更加成本敏感的标准,USB系列规格通过果断地接近85欧姆而享有更小的阻抗公差范围。USB放弃了100欧姆作为其标称阻抗。
表1一些常用HSIO标准的标称阻抗和PCS编码系统
接口 |
数据速率 |
Zdiff(名义)(Ω) |
Zdiff (range) (Ω) |
电脑编码 |
PCIe gen2 base/cem |
5 gbps /巷 |
100/85 |
未定义/68 - 105 |
8 b / 10 b |
PCIe gen3 base/cem |
8 gbps /巷 |
100/85 |
未定义/70 - 100 |
128 b / 130 b |
PCIe gen4 base/cem |
16 gbps /巷 |
85/85 |
未定义/72.5 - 97.5 |
128 b / 130 b |
SAS2 |
6 gbps /巷 |
One hundred. |
±10% |
8 b / 10 b |
SAS3 |
12 gbps /巷 |
One hundred. |
±10% |
8 b / 10 b |
SAS4 |
24 gbps /巷 |
One hundred. |
±10% |
128 b / 150 b |
USB 3.2 gen1 |
5 gbps /巷 |
90 |
±10 |
8 b / 10 b |
USB 3.2 gen2 |
10 gbps /巷 |
90 |
±10 |
128 b / 132 b |
USB 3.2 gen2x2 |
20 gbps /文体馆 |
90 |
±10 |
128 b / 132 b |
USB4代 |
10 gbps /巷 |
85 |
±15% |
128 b / 132 b |
USB4 gen3 |
20 gbps /巷 |
85 |
±15% |
128 b / 132 b |
USB4 gen3x2 |
40 gbps /文体馆 |
85 |
±15% |
128 b / 132 b |
显示端口1.4 |
8.1 gbps /巷 |
One hundred. |
±15% |
8 b / 10 b |
显示端口2.0 |
20 gbps /巷 |
85 |
±15% |
128 b / 132 b |
HDMI 2.0 |
18 gbps / 3-lane |
One hundred. |
±15% |
8 b / 10 b |
HDMI 2.1 |
48 gbps / 4-lane |
One hundred. |
±15% |
16 b / 18 b |
THUNDERBOLT1 |
10.3125 gbps /巷 |
85 |
±15% |
128 b / 132 b |
THUNDERBOLT2 |
20.625 gbps /文体馆 |
85 |
±15% |
128 b / 132 b |
THUNDERBOLT3 |
41.25 gbps /文体馆 |
85 |
±15% |
128 b / 132 b |
XAUI |
12.5 gbps / 4-lane |
One hundred. |
±10% |
8 b / 10 b |
10 gbase-kr |
10.3125 gbps /巷 |
One hundred. |
±10% |
64 b / 66 b |
25 gbase-kr |
25.78125 gbps /巷 |
One hundred. |
±10% |
64 b / 66 b |
XLAUI |
41.25 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
40 gbase-kr4 |
41.25 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
100年gbase-kr4 |
103.125 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
CAUI-4 |
103.125 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
Infiniband版的《四年防务评估》 |
10 gbps /巷 |
One hundred. |
100±10% |
8 b / 10 b |
Infiniband罗斯福 |
14.0625 gbps /巷 |
One hundred. |
100±10% |
64 b / 66 b |
Infiniband EDR功能 |
25.78125 gbps /巷 |
One hundred. |
100±10% |
64 b / 66 b |
表2一些常用HSIO标准的标称阻抗和PHY编码系统
接口 |
数据速率 |
Zdiff(名义)(Ω) |
Zdiff (range) (Ω) |
PHY编码 |
CEI-56G-XSR-NRZ |
56 gbps /巷 |
One hundred. |
100±10% |
NRZ |
CEI-56G-LR-NRZ |
56 gbps /巷 |
One hundred. |
100±10% |
NRZ |
100年gbase-kr2 |
106.25 gbps /文体馆 |
One hundred. |
100±10% |
PAM4 |
400年gbase-kr4 |
425 gbps / 4-lane |
One hundred. |
100±10% |
PAM4 |
CEI-56G-LR-ENRZ |
112.4 gbps /四线 |
One hundred. |
100±10% |
ENRZ |
cei - 112 g - mcm - cnrz |
348 gbps / 6-wire |
One hundred. |
100±10% |
CNRZ |
注:
- Thunderbolt 1/2/3规格只指定了标称阻抗值,但没有给出参考阻抗的范围。我们假设这些标准的普遍范围为10%。
- OIF-CEI规范只指定物理层编码方案(PHY编码),即是NRZ、PAM4,还是其他方案,如ENRZ、CNRZ等。当应用HSIO标准委员会采用基本速率接口时,将在物理层编码方案的基础上应用8b/10b、64b/66b等PCS层编码方案(PCS Encoding),以达到DC平衡、转换比等目的。
- DisplayPort的阻抗范围因通道的不同部分(芯片、PCB、连接器、电缆)而不同。这里使用的最大范围为±15%[3],这是连接器。
- DisplayPort、USB4数据均来自公共资源。
- 对于上面没有列出的早期HSIO,大多数的标称阻抗为100欧姆。
在一些规格中,如TBT和以太网,没有规定阻抗的范围,只给出了标称阻抗。原因可能是适用的阻抗范围可以非常宽。由于封装和连接器的阻抗曲线可以从低至<70欧姆到高于120欧姆不等,指定一个狭窄的范围意味着将一些芯片/连接器排除在兼容阵容之外。然而,在现实中,这些部分仍然可以在HSIO系统中正常工作。
是的,阻抗很重要,但它确实很重要不这是整个HSIO信道性能的最终决定因素。这就是为什么与相对简单的度量(如RL、ICR、ICN、IMR等)相比,业界将COM开发为更全面的FOM(优点图)。
综上所述,我们可以得出以下结论:
- 对于实际系统,HSIO通道的每个部分的阻抗可以在很大的范围内变化,但仍然能够提供符合规范的性能。作为替代,当规范中定义了一个范围时,它应该只作为信息参考而不是强制性的。对于NRZ和CNRZ-5系统,应规定阻抗范围宽且宽松。这不同于大多数其他参数,如电压波动、平衡抽头的范围等,这些参数的范围是精确的,不应超出符合要求的设计。对于RL至关重要的PAM-4系统,由于PAM-4已知易受反射影响,必须更严格地控制阻抗。
- 另一方面,这并不意味着标称阻抗是灵活的或任意的。作为HSIO系统的一个关键特性,阻抗系统的目标是保持系统内每个组件产生的整体反射尽可能小。反射越多,传输到接收器的能量就越少。因此,目标始终是使通道中心每个部分的阻抗在标称阻抗附近尽可能接近。对于最新一代的HSIO系统(特别是那些使用PAM-4的系统),一些公司已经将PCB走线的阻抗公差设置为+-5%,以最大限度地减少反射。总之,大范围的阻抗允许系统各部分的变化,而不一定会导致NRZ和CNRZ-5系统失效,尽管PAM-4系统的情况有所不同。同时,具有紧密阻抗特性的信道是实现高阻抗系统性能的前提条件之一。
因此,我们对标准委员会有以下建议:
- 将标称阻抗移至85Ohn,以利用该阻抗系统的多种优势。
- 对于NRZ和CNRZ-5系统,使用较宽的阻抗范围,如70Ohm - 120Ohm作为信息参考阻抗范围。
- 当使用PAM-4时,考虑收紧量程。
参考文献
- 50的历史Ω;http://www.rfcafe.com/references/electrical/history-of-50-ohms.htm
- Jan De Geest, Dana Bergey, John Lynch, Dennis Miller, Stefaan Sercu,“通过将系统阻抗降低到85欧姆来提高系统性能”,发表于DesignCon2007, Santa Clara, CA, 20
- VESA DisplayPort (DP)标准,版本1.4a, 2018年4月19日
- OIF_FEC_100G-01.0.pdf, 100G正向纠错白皮书(2010年5月)