100+ Gb/s以太网Forward Error Correction (FEC)分析

本文报告了高速串行链路错误传播模型和不同的以太网PMA多路复用和码字交错，用于提供FEC性能分析的100/200/400 GbE系统，每车道PAM4接口有100+ Gb/s。讨论了1/ (1+D) mod4预编码、PMA位多路复用、符号多路复用和FEC码字交错等不同场景对系统整体性能的影响。有关FEC的技术背景讨论，请参阅本文，什么是FEC，我如何使用它?

未来的数据中心和高速计算需要每车道连接100+ Gb/s，以满足日益增长的应用程序集和带宽。IEEE 802.3bj 100gbe接口基于4个lane的聚合，每个lane的数据速率为25.7812 Gb/s[1]。为了实现更高的密度和更低的成本系统，IEEE 802.3bs[2]和802.3cd[3]部署了4或8个53.125 Gb/s的通道，以支持200 GbE和400 GbE。为了不断将系统带宽和密度提高一倍，IEEE 802.3最近成立了802.3ck [4] 100gb /s、200gb /s和400gb /s电接口工作组，以支持100+ Gb/s的单通道或多通道。

自2013年以来，在从25gb /s到50gb /s的链路数据速率过渡期间，业界痛苦但成功地将信令格式从NRZ更新到PAM4。PAM4 SerDes的设计挑战，如线性和调谐复杂性，不是本文的重点。但在相同的最大信号幅值下，考虑到多级信号交叉导致的水平裕度退化，四级信令格式(PAM4)的检测惩罚比两级信令格式(NRZ)的检测惩罚大9.54 dB，甚至更大。

PAM4检测惩罚可以通过前向纠错(FEC)部分抵消，这是不争的事实，FEC成为PAM4系统解决方案[5]的一部分。25gb /s或更慢数据速率的接口通常不会利用FEC，因此目标是非常低的检测器误差率(DER0)。请注意，DER0是符号检测器对符号的波特率PAM4符号误码率。对于NRZ信令格式，它相当于误码率(BER)，而对于PAM4信令格式，DER0一般是误码率的两倍。FEC可以显著放松DER0目标，承诺纠正错误后误码率将是可接受的低。例如，IEEE802.3cd中的DER0要求为10⁴最终fec后BER性能达到10^-13年200/400 GbE。

PAM4 SerDes开发和系统生产[6][7]的经验(和教训)强调，fec前SerDes DER0性能不再是可靠的整体系统性能指标，并不能很好地与准确的系统性能评估所需的fec后指标相关联。此外，由于模拟时间较长，fec后误码率要求较低，因此很难(如果不是不可能)逐位模拟系统性能^-13年或更低。因此，对于50gb /s和100gb /s的串行链路系统，准确、快速的分析方法就显得至关重要。

本文从随机误差和突发误差的误差传播模型入手。模型可以是基于解析和蒙特卡罗模拟的，并给出两者之间的相关性。研究和模拟了不同的以太网编码场景，如1/(1+D) mod4预编码、物理介质连接(PMA)多路复用和码字交错方案，以提供100/200/400 GbE系统的FEC性能分析，每个lane PAM4接口有100+ Gb/s。多部分链接系统，其中单个FEC在电气和光学部件之间共享，然后寻址。最后，将探讨超越当前KP4代码的高级FEC方案。

随机和突发误差模型

在本节中，将研究不同的误差模型。

二元对称信道(BSC)随机误差模型

本节回顾了如何使用一个简单的随机误差模型来研究具有加性高斯噪声的二元对称信道的FEC编码增益。FEC编码前PAM4符号的随机误码率为

其中信噪比为PAM4符号探测器的信噪比。公式1假设PAM4信号方差为5，有4个信号级别分别为3、1、-1和-3。请注意,爵士_PAM4等于DER0在以太网规范802.3bs和802.3cd中定义。对于PAM4四电平信令格式，噪声效应可能导致相邻两电平之间的检测误差。对于灰色编码的PAM4，这会导致每个PAM4符号中的两个位中的一个出错。因此,

Reed Solomon (RS)码的FEC译码器(N k t)超过GF (2^l),n码字长度和k是信息长度[11]。每个RS码符号都有l位,即米＝l/2 2位PAM4符号。输入RS码误码率在FEC解码器之前可以计算为

与t每一个码字的符号纠错能力，译码后的不可纠RS码字错误率为

译码后的RS符号误码率为

则RS解码后的误码率近似为

Gilbert-Elliot信道突发分析误差模型

先前的独立随机检测器误差和高斯噪声的假设对于符号间干扰(ISI)占主导地位的信道并不总是正确的。开云体育官网登录平台网址此外，当接收端包含决策反馈均衡(DFE)时，错误传播产生突发错误而不是随机误码。为了提高模型精度，可以修改Gilbert-Elliot突发误差模型[8][9]来预测基于ISI信道和基于DFE的接收机在PAM4接口上的FEC编码增益。

本文将误差传播模型建立在一个初始误差之后的符号中出现误差的概率为"的假设上。一个，则爆发3个错误的概率为一个²，突发4的概率为一个^3.，等等。Gilbert-Elliot模型仅限于1-tap DFE体系结构。如果DFE抽头系数等于1(与主信号游标振幅相同)，一个PAM4 = 0.75。这是由1/4的时间，错误导致输入饱和到最高或最低的符号，其余的时间(3/4)，如果DFE抽头系数是1，有100%的机会发生错误。同样，如果DFE丝锥系数降低到0.5，一个= 0.375。对于随机误差情况，一个= 0。

在本节中，我们只考虑图1所示的符号复用和单一的KP4 FEC编码方案，其中没有应用位复用和码字交错。我们将在后面的部分中添加其他编码方案及其对FEC性能的影响。

图1显示了一组位如何编码为RS符号，然后编码为PAM4符号。每个块代表一个比特。对于每一个比特，上面的数字表示它被编码到的对应的RS符号索引号，下面的数字表示该RS符号内对应的位索引号。每个10位RS符号由5个PAM4符号组成。每个PAM4符号由两个位组成，lsb(最低有效位)和msb(最高有效位)。一般来说，一个灰色编码的PAM4符号错误仅由lsb或msb位中的一个错误组成，它不能同时有两个错误。如果多个PAM4符号(最多5个)错误跨越RS符号边界，它们将导致两个RS符号出错。否则，它们只会导致一个RS符号出错。

图1。无位复用和码字交错的符号复用编码方案

现在我们可以计算错误签名{p(1),p(2),p(3)、……p（t)}，在给定一个初始误差及其误差传播概率的情况下，一个突发误差恰好导致RS符号误差1,2,3，…的概率一个作为

基于错误签名{p(1),p(2),p(3)、……p（t)}和初始符号错误率爵士_RS， RS (n, k, t)码字错误率可计算为

对于以太网应用，帧丢失率(FLR)通常用作后FEC系统的性能指标:

在哪里MFC每个码字的MAC帧数是多少MFC= 8。FLR对post-FEC的误码率比率大约是620[10]。

在本节中，我们重点分析了KP4 FEC, RS(544, 514, 15)在GF(2)上的差异¹⁰)．表1显示了pre-FEC SerDes检测器信噪比而且DER0要求达到10^-18年post-FEC的误码率(或6.2 e-16FLR)表示随机误差和突发误差，分别为a=0.75和a=0.375。图2和3显示了fec后FLR表现与不同的前fecDER0而且信噪比随机误差和突发误差的KP4 FEC值。三条虚线阈值相当于10^－12(100 GbE)， 10^-13年(200/400 GbE)和10^-15年(OIF CEI)后fec BERs。我们可以看到，KP4 FEC可以显著放松SerDesDER0要求和提供信噪比收益。突发错误一个=0.75编码增益减小，或增加预fecDER0与随机误差情况下的要求比较一个=0和突发错误一个= 0.375。

1/(1+D) mod 4预编码

采用预编码的方法可以减小DFE误差传播引起的突发误差运行长度。PAM4预编码1/(1+D) mod 4在IEEE 802.3cd 120.5.7.2[3]中定义，如图4所示。

这种预编码的特点是为了减少由1-tap DFE所引起的长连续突发错误{1，-1，-1，-1…}一个=0.75转换为每个错误事件的2个错误，一个错误在入口，另一个错误在出口。我们可以计算错误签名{p(1),p(2),p(3)、……p（t)}预编码1-tap DFE突发错误一个= 0.75

另一方面，在切片器输出处的一个随机错误在去除预编码后变成两个错误。的误差传播因子较小的1分程DFE也是如此一个=0.375，其错误模式不可能连续为{1，-1，-1,1，-1，-1…}，因此将长爆发错误减少到2个错误的事实不再成立。因此，预编码并不总是能减少错误传播。表2和图5-6的分析结果支持这一说法。对于突发错误模型一个=0.75预编码可提供3.67dB信噪比收获与放松DER0目标5个数量级，而对于突发误差模型用一个=0.375预编码有0.35dB信噪比1 / 2阶数量级DER0处罚。

由于预编码简单且容易实现，IEEE 802.3cd已将其作为发送器中的强制功能来实现，但链路可以根据接收器架构和错误传播特性来配置启用或禁用预编码的使用。

多抽头DFE突发误差模型

之前的Gilbert-Elliot信道突发误差分析模型是基于1分频DFE接收机架构。在本节中，分析扩展到多抽头DFE体系结构。采用蒙特卡罗模拟方法模拟了多抽头离散有限元误差传播特性。

首先，使用从连杆模拟或台架测量中获得的一组真实的多抽头DFE抽头权重生成和编码随机数据。假定DFE抽头权值与脉冲响应的后游标样本完全相等。然后根据DFE抽头的大小生成一个简单的脉冲响应。生成的脉冲响应长度与DFE缓冲区的长度相匹配。它与数据进行卷积以产生DFE输入处的信道响应。在探测器切片器上添加高斯噪声，使接收到的符号具有模拟或测量值DER0(1)的军医说。

其次，在探测器切片机中注入单一误差，并通过多抽头DFE反馈和探测器切片机的随机噪声监测误差传播。这个过程会重复经过编程的突发错误事件数量(在本文中称为1e7)。每次突发错误事件模拟都使用独立生成的随机数据。

第三，在模拟的突发错误事件数量中，可以计算不同FEC编码方案下的错误特征。突发长度定义为从注入错误到最后一个错误的突发错误的总长度。此外，错误签名{p(1),p(2),p(3)、……p（t)}，以了解它们如何影响FEC性能。预编码函数可应用于蒙特卡罗模拟机中，以捕捉其效果。还可以模拟后面部分中描述的以太网位多路复用和码字交错方案。每个突发错误事件都是随机发生的，它可以位于RS符号或码字中的任何位置。为了捕获不同的对齐，突发错误事件将在RS码字中所有可能的位置进行扫描。

分析的最后，将每个案例的错误特征输入到KP4 FEC模型中，以查看其后FECFLR而且的误码率的性能。

为了将之前的分析模型与蒙特卡洛模拟相关联，我们可以比较结果，误差特征{p(1),p(2),p(3)、……p（t)}，由这两个生成。对于随机错误情况，我们简单地将DFE抽头权重设置为全部为零，h=[0 0 0 0…]。对于一个1-tap的DFE突发错误情况，我们可以设置DFE tap权重为h=[1 0 0 0 0…]和h=[0.5 0 0 0 0…一个= 0.75,一个分别为= 0.375。图7显示了有预编码和没有预编码的蒙特卡洛模拟(点和圆)、分析随机误差和1-tap DFE Gilbert-Elliot突发误差模型(实线和虚线)之间的良好匹配。

现在我们可以用匹配的蒙特卡罗模型来模拟多抽头DFE。选择了四个测试用例，都有12个DFE丝锥。所选的12丝锥DFE丝锥重量h是:

• 案例1:h= (0.7 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2 - 0.2 0.2 - 0.2)
• 案例2:h= (0.7 -0.2 0.2 -0.2 0.2 -0.2 0.2 -0.2 0.2 - -0.2 0.2 - -0.2)
• 案例3:h=[0.700 0.072 -0.027 -0.039 -0.023 -0.017 -0.012 -0.009 -0.006 -0.006 -0.005 -0.005]
• 案例4:h=[0.700 0.200 0.200 0.200 0.200 0.147 0.116 0.086 0.071 0.056 0.044 0.042]

情况1和2应用IEEE 802.3cd[3]中定义的最大轻按权重，b_max(1)=0.7和b_max(2:12)=0.2。Case 1对于DFE丝锥具有相同的极性h₂-h₁₂而情况2有相反的极性。情况1和2代表了对性能有一定限制的最坏情况。案例3和案例4是通过COM计算在112 Gb/s数据速率下的真实信道上得到的真实DFE抽头系数。情况3有反射，情况4有一个长长的衰减ISI尾。

所有情况下都启用了预编码。从图8和图9的仿真结果可以看出，情形3和情形4的结果与1-tap DFE a=0.75的结果接近。换句话说，Gilbert-Elliot通道突发误差分析模型是100/200/400 GbE系统中每车道PAM4接口100+ Gb/s FEC性能分析的一个很好的候选模型。

情况1的性能略低于1-tap DFE情况，但也不会太糟。然而，具有相反极性DFE系数的Case 2具有显著的误差传播，超出了KP4的纠错能力。案例2对于预测100/200/400 GbE系统的FEC性能分析过于悲观，因为所有DFE丝锥以相反的极性切换并达到最大系数约束的几率非常低。

以太网FEC编解码器接口及编码方案

在前一节中，我们只关注图1所示的符号多路复用模式。在本节中，将添加其他编码方案，如位多路复用和码字交错。

PMA位多路复用

作为当今100 GbE (2x50 Gb/s)的FEC, PMA 2:1位复用的部署如图10所示，并在IEEE802.3bs章节120.5.2[2]中定义。图11显示了在本例中一组位如何编码为PAM4符号和RS符号。与符号复用不同，PAM4符号的lsb和msb位在2:1位复用中属于不同的RS符号。因此，一个非常短的错误模式，如一行2个PAM4符号，很容易导致两个RS符号出错。因此，比特多路复用会影响FEC的性能。

对于每车道接口为100 Gb/s的100 GbE，位复用可以是4:1而不是如图12所示的2:1。与2:1位复用相比，我们可以看到在4:1位复用中，一个短突发错误很容易造成4个RS符号的错误。因此，我们预计使用4:1位多路复用会进一步降低FEC性能。突发误差模型的分析结果如图13和图14所示一个= 0.75。我们可以看到100 GbEFLR目标6.2 - e-10(相当于的误码率1e-12)，与符号复用方案相比，2:1位复用的FEC编码增益下降0.41dB，而4:1位复用的FEC编码增益下降1.32dB。然而，预编码可以消除有位复用和无位复用情况下的编码增益增量。因此，对于具有较大误差传播因子的突发错误信道，预编码是减轻比特复用惩罚的必要功能一个．

图12。无码字交错的4:1位多路复用编码方案

码字交错

正如今天的FEC为200 GbE和400 GbE，每车道50gb /s, 2:1码字交错部署以棋盘格顺序，如图119-10和119-11在[2]。图15说明了2:1码字交错如何应用于200 GbE和400 GbE，每个通道接口为100 Gb/s。

图16显示了一组位如何编码为PAM4符号和RS符号，实现4:1位复用和2:1码字交错编码方案。块颜色(蓝色和红色)表示它属于哪个码字。码字交错的目的是将一个长突发错误分解成两个独立的码字，以减少错误的传播，从而提高编码增益。由图17和图18的分析结果得到突发误差模型一个=0.75，我们可以看到，对于200/400 GbEFLR目标6.2 -11(相当于的误码率在没有预编码的情况下，1e-13) 2:1码字交错比不码字交错多获得2.06 dB的编码增益。通过预编码，两者之间的差值逐渐减小，但在2:1码字交错时仍可观察到0.45dB的编码增益。

100/200/400 GbE的概要，每车道接口100gb /s

表3显示了100 GbE和200/400 GbE在100 Gb/s接口下具有不同编码方案和突发错误配置的FEC性能。对于100gb /s以太网，目标FLR6.2平台以及。没有码字交错，但会有PMA 4:1位多路复用，这可能会损害KP4 FEC性能。

对于200gb /s和400gb /s以太网，目标FLR是6.2 e-11。两个码字以棋盘格模式交错，将有PMA 4:1位多路复用。在SerDes PHY级别可以启用或禁用预编码。分析时考虑了随机误差、1-tap DFE和12-tap DFE。

从结果中我们可以得出结论:

• 与随机误差情况相比，DFE误差传播降低了KP4 FEC编码增益。多次点击的DFE可能比1次点击的DFE更糟糕。
• 对于具有较大误差传播因子的突发错误信道，预编码是减轻比特复用惩罚的必要功能一个．
• PMA 4:1比特多路复用会损害KP4 FEC性能，而2:1码字交错则会有所帮助。
• DFE结构对FEC的性能起着重要作用。如果使用1-tap DFE，DER0要实现的要求FLR在100 GbE和200/400 GbE情况下，即使在最坏的错误传播情况下，性能也高于1e-4一个= 0.75。然而，如果使用具有最大DFE分接头系数的12分接头DFE(定义在802.3cd中)，DER0要求收紧到1e-5的订单。

FEC用于多部分链接

在本节中，让我们将FEC分析扩展到多部分链接。图19和图20说明了FEC专用于单部分链路和FEC由链路的两个或多个部分共享的多部分链路之间的区别。如图20所示，对于包含两个芯片-芯片或芯片-模块电气链路和一个光学链路的多部分链路，该链路的三个部分共享一个单一的KP4 FEC编码器和解码器。

如果在链路的开始部分添加FEC奇偶校验字节，然后校正只应用于链路的目的地，即最坏情况的输入的误码率对于FEC解码器，必须通过所有子链接的连接来满足。一般情况下，电链路可能是芯片-模块和芯片-芯片的DFE(和误差传播)，而光链路假设有随机误差。链接中最困难的部分分配了大部分编码增益。对于以太网，这是光链路。然而，要分配一个相对较小的编码增益到电链路，必须从光链路的信噪比惩罚。现在假设可容忍(例如0.1-0.2 dB)信噪比惩罚被从链接的光学部分拿走。

注意，光链路是随机错误占主导地位的RS符号误差率爵士_我一起，而电气环节以突发误差为主，误差贡献相等爵士_交易所,分别。多部分链路FEC模型的原理是计算的概率t链路的光学和电气部分的+1或更多的符号错误。的概率t，t-1，t-2…1和0的符号错误由于电气子链路结合概率为0,1,2,3…t由于光学子链路导致的符号错误。

也就是说，当光学子链路产生随机误差时我= 0,1,2,3…t符号错误时，电突发(或随机)错误子链接有较弱的RS码配合t_e=我依靠:依靠因此，整体上CER可以计算为:式12，其中电气子链路和光学子链路都是基于随机误差的;式13，其中光学子链路是基于随机误差的，电气子链路是基于突发误差的。

表4列出了目标DER0而且信噪比电链路需要保持光链路的惩罚为0dB, 0.1dB, 0.2dB和0.7dB。我们可以看到，如果光子链路不能承受较大的损失(换句话说，为电子链路提供更多的FEC能力)，则DER0而且信噪比对电气子环节的要求明显收紧。对于采用4:1比特多路复用、2:1码字交错和预编码的200/400 GbE系统，如果光子链路只能承受0.1dB的惩罚，则采用电链路DER0目标必须低于2.1e-5，而如果FEC只专门用于电气链路，则只需要1.6e-4。以维护电气子链路DER0目标值高于1e-4时，光子链路需罚0.7dB左右，可认为罚得太多。

先进的选举委员会

前几节只关注了GF(2)上的RS(544, 514, 15)代码¹⁰)(也称为KP4 FEC)用于100 GbE和200/400 GbE系统，以及潜在的编码方案，如4:1位多路复用和2:1码字交错。我们可以看到，对于严重的错误传播情况或多部分链接，KP4 FEC可能无法放松DER0SerDes设计人员要求或提供的价值信噪比系统设计者想要的编码增益。

另一方面，KP4 FEC在系统数据路径上添加了大约100-200ns的延迟。对于一些低延迟要求的应用程序，需要更短的编码和解码时间的替代FEC更有吸引力。在本节中，我们将探索其他选项，包括不同的编码方案，甚至不同的FEC代码。为了探索，我们将简要讨论三个编码因素:编码增益、编码器/解码器延迟和复杂度。注意，本文更关注性能分析，而对实现复杂性和延迟的详细研究超出了本文的范围。

可选编码方案和RS编码

首先，让我们从一些容易摘的果子开始。

从3.1节我们得出结论，PMA比特多路复用损害FEC性能。更糟糕的是，每通道接口为100gb /s的以太网系统很可能将位复用从2:1(部署在当前的50gb /s接口中)增加到4:1。为了避免比特多路复用的惩罚，我们可以考虑第2节中描述的符号多路复用。从表4中我们可以看到，用符号复用取代4:1位复用，可以获得超过1dB(不预编码)和高达0.4dB(预编码)的更高的编码增益。然而，位复用对于向后兼容是很好的，特别是在芯片到模块的接口上。因此，符号多路复用编码方案更适用于芯片间或背板/电缆接口。

下一个容易实现的目标是增加码字交错深度。当前50gb /s接口的交错深度为2。我们可以考虑将其增加到4，即4:1码字交错。通过这样做，我们预计长爆发错误将进一步划分为4个独立的码字。分析表明，在不预编码的情况下，将码字交错从2:1增加到4:1，可获得高达0.3-0.5dB的编码增益。然而，如果部署预编码，编码增益降低到可以忽略不计。此外，译码延迟是按交织深度的比例增加的，除非在多个通道上实现分条以减少延迟与设计复杂性的成本。

3^{理查德·道金斯}低垂的果实是探索较长的RS码以提高编码增益或较短的RS码以降低延迟。在本文中，我们研究了除KP4 RS(544, 514,15)码外的另外两个RS码:KR4 RS(528,514,7)和Long RS(1023,967,28)，它们都在GF(2)上¹⁰)．KR4 FEC的开销(或码率)比KP4 FEC低，但纠错能力较弱t= 7。长RS码的开销与KP4相近，但码字长度较长(近2倍)，因此具有较强的纠错能力t= 28。我们预计KR4编码的编码/解码延迟比KP4略短，但由于较小，与KP4相比有显著的门和面积减少t值，而Long RS码有2倍的编码/解码延迟，除非在多个通道上实现分条。

表5给出了采用4:1位复用和预编码实现1e-18后FEC的FEC性能的误码率三种RS码和不同错误模型的性能。图21和22显示了趋势FLR性能vs. SerDes检测器DER0而且信噪比三个RS编码的要求。我们可以看到，纠错能力越强，长突发容错能力就越好，当然这需要付出编码器/解码器复杂度和延迟的代价。

下一代以太网的高级FEC选项

本节将简要讨论除RS码外的其他FEC码的编码增益、时延和复杂度。

BCH密码与里德·所罗门密码相似。BCH码是循环码[11]的一类。主要的区别是BCH代码在GF(2)之上，因此它是RS代码的二进制版本，用于纠正多个随机错误。BCH码被广泛用于要求低延迟的应用程序，因为它的码字长度(以位为单位)比类似的RS码短。然而，BCH编码和解码的复杂度名义上比RS码高，因为它的计算是基于位的而不是基于符号的。BCH编码的另一个缺点是它的性能。与RS码相比，它在突发信道中具有较高的DFE误开云体育官网登录平台网址差传播，是脆弱的。

为了实现BCH码和RS码之间的优势互补，我们可以将两者合并为一个串联码[11]，这是一类纠错码，由内部码(BCH码)和外部码(RS码)组成。外部代码可以考虑使用KP4类型的RS代码，内部代码是BCH代码，可以很短，只正确t=2或3个错误。通过这样做，复杂度和延迟比KP4本身略高，但有改进的编码增益。

对于对编码增益要求较高但对低延迟要求较低的光学链路，可以考虑采用更高级的FEC，如涡轮积码、阶梯码或具有迭代软决策译码算法的低密度奇偶校验(LDPC)码。其中一些编码可以提供令人印象深刻的编码增益，并实现非常接近香农极限[11]的信道容量。然而，我们相信他们的长延迟(在我们甚至ms的顺序)使他们不适合电链接。

结论

本文研究和模拟了高速串行链路错误传播模型和不同的以太网编码方案，为每车道PAM4接口100+ Gb/s的100/200/400 GbE系统提供FEC性能分析。讨论了1/ (1+D) mod4预编码、PMA位多路复用、符号多路复用和FEC码字交错等不同场景对系统整体性能的影响。本文还简要研究了光电部件共用一个FEC的多部件连接。进一步探索了现有KP4代码以外的高级FEC方案。

这篇论文的早期版本赢得了DesignCon2019年最佳论文奖。

确认

我要感谢我的Broadcom同事Adam Healey和Shaohua Yang，他们通过许多富有成效的讨论和反馈帮助我进行FEC建模和分析。我也要感谢Ciena的Pete Anslow，他花了时间和精力将他的结果与我们的下一代100G和400gb /s以太网系统相关联。

还看到:

什么是FEC，我如何使用它?，信号完整性期刊

参考

[1]: IEEE Std 802.3bj-2014 IEEE以太网标准修订2:基于背板和铜电缆的100gb /s操作的物理层规范和管理参数。

[2]: IEEE Std 802.3bs-2017 IEEE以太网标准修订10:200gb /s和400gb /s操作的媒体访问控制参数、物理层和管理参数

[3]: IEEE Std 802.3 d-2018 IEEE以太网标准修订3:50gb /s和物理层的媒体访问控制参数和50gb /s、100gb /s和200gb /s的管理参数操作

[4]: IEEE 802.3 100gb /s、200gb /s、400gb /s电接口http://www.ieee802.org/3/ck/index.html

[5]: A. Healey和C. Liu，“56gb /s PAM4芯片对芯片和背板接口的通道运行裕度”，DesignCon 2016加利福尼亚州圣克拉拉，2016年。

[6]:董旭东，黄宁，张刚，“56G PAM4在FEC系统增益分析中的改进”，DesignCon 2018，圣克拉拉，加利福尼亚州，2018年。

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