PCI Express Gen5即将到来:你需要知道的Tx测量
你可能还没有意识到，但你需要PCIe 5.0技术，原因如下。随着5G智能手机准备在2019年推出，消费者可能会看到移动设备上的数字带宽大幅增加。虽然4G LTE技术可以达到1Gbit/s的最大理论吞吐量，但5G将为用户提供远超过该速度10倍的带宽。虽然我们都喜欢提高网络速度，但有一个隐含的假设是，互联网的主干网速度将跟上数百万新5G设备对其不断增长的需求。而且，不仅仅是移动设备推动了网络提供商快速领先于我们今天所生活的不断增长的、按需的、内容驱动的环境的需求。
2018年4月，signal AI提高了400G采用预测[1]，表明它将很快开始取代基于100G和200G的网络部署。这对PCI Express技术具有重要意义，因为PCIe是连接服务器cpu和创建400G网络的主机总线适配器之间IO缺口的主要接口。
图1所示。到2021年，400G的采用将主导互联网带宽速度。
PCI Express 4.0技术的运行速度高达16Gb/s，是对提供双倍Gen3性能的PCIe 3.0设备的重大改进。然而，当涉及到支持400G主机总线适配器时，最近发布的支持PCIe 4.0的端点设备将无法跟上，这一切都在数量上。为了满足400G以太网链路的带宽要求，接口到CPU的带宽要求至少为50gb /s。在16 gbit /s的完整16通道PCIe 4.0下，每个方向的最大吞吐量仅为~ 32gb /s。因此，这是PCIe 5.0背后的主要原因之一。在每通道32Gbit/s的情况下，PCIe 5.0技术在每个方向的16个通道上提供了高达64gb /s的速度，总链路带宽约为128GB/s。这足以满足400G以太网的需求。
图2。PCIe 5.0技术被定义为支持400G作为规范的关键要求。
也许不足为奇的是，不仅仅是400G推动了对PCIe Express带宽的需求。许多人工智能应用程序被部署在云环境中，使用包括图形处理单元或gpu在内的协处理器。gpu先进的矢量处理能力首先应用于3D游戏渲染，推动了数百万美元游戏产业的发展。但现在，GPU的高端计算能力正被更广泛地用于加速金融建模、前沿科学研究和人工智能领域的计算工作负载。同样，固态存储经济的改进正在推动计算机体系结构的巨大变化，并且，随着基于NAND的存储速度的提高，您还会看到对服务器IO接口上更多带宽的需求增加。
所有这些重要趋势是外围组件互连特别兴趣组(PCISIG)在2019年发布PCIe 5.0规范的时间表非常积极的主要原因。PCIe 5.0(或Gen5)代表了计算机、数据中心以及最终5G无线行业所需的技术，以实现下一代移动和桌面应用程序。
那么，什么是PCI Express 5.0 ?它与PCI 4.0有何不同?我喜欢考虑PCIe 5.0的一种方式是，它基本上是PCIe 4.0，其功能使该技术能够以32GT/s的速度运行。PCISIG使用GT/s或每秒千兆传输来描述PCIe速度，而不是每秒千兆比特来承认PCIe协议有一些削减原始数据吞吐量的开销。因此，关于PCIe 5.0的一些内容与PCIe 4.0规范中的内容非常相似。这些相似之处包括:
- NRZ信号
- 128/130位编码
- 基于变送器的去重点(在规范中定义为P0-P10)
- 向后兼容性(机械和电气兼容PCIe 1.1, 2.0, 3.0和4.0)
- 与早期PCIe相同的连接器引脚
- 相同的误码率目标为1x10-12年
- 与PCIe 4.0相同的TX电压和抖动参数。
然而，在PCIe 4.0和5.0之间显然有一些实质性的差异，是的，有很大的差异。要记住的关键是，PCIe 5.0规范的编纂者努力将更改最小化，以主要理解使速度降至32GT/s所需的那些东西。这些变化包括:
- 一种新的信道定义，可以在16GHz的奈奎斯特频率下容纳高达-37dB的损耗
- 后均衡最小眼高15mV，最小眼宽9.375ps (0.3UI)
- 一种由新型CTLE性能和3分接DFE组成的参考均衡器
- 具有二阶响应的新参考CDR
- TX锁相环BW相位抖动限制为0.15ps (RMS)
- CEM连接器定义仅限于表面安装面积(未批准通孔连接器)。
PCIe 5.0规范中的一个关键假设是验证发送器和接收器组件的方式。这一假设是基于一个前提，即用于验证PCIe 4.0发射器和PCIe 4.0接收器的整体测试方法可以有效地用于测试以5.0 GT/s运行的PCIe 5.0设备。
例如，如果我们考虑测试PCIe 5.0 ASIC发射器，PCIe 5.0规范允许您有一个突发通道，允许您方便地访问高速PCI Express 5.0信号。
图3。一个使用是德科技N5465A Infiniium波形变换工具集使用频域补偿或CTLE补偿爆发通道损耗的PCIe 5.0发射机测试示例。
如图3所示，在发射机测量中必须补偿断开通道的损耗。要做到这一点，可以采用一种或两种方法。主要方法要求捕获爆发通道的s参数，然后使用如图3所示的工具集从示波器上捕获的发射机波形中“解嵌入”损耗效应。如果您无法访问ASIC的击穿通道的s参数，或者如果击穿通道在16GHz时的损耗超过-6dB，则可以选择使用参考接收器定义中使用的PCIe 5.0 CTLE均衡曲线来帮助补偿测试设备的击穿通道损耗。PCISIG建议您可能想要尝试两种方法，然后使用给您最佳结果的方法。考虑基于连续时间线性均衡器(CTLE)的补偿(而不是s参数)的原因是由于传统的去嵌入方法倾向于放大噪声。为了限制这种噪声放大，PCIe 5.0规范将测量的去嵌入带宽限制为不超过32GHz。
测量仪器的噪声是PCIe 5.0设备的一个重要问题，因为用于测试PCIe 5.0设备的示波器的最小带宽必须至少为50GHz(根据PCIe 5.0规范)，并且均衡后的最小眼高仅为15mV。随着实时示波器带宽的增加，噪声也有成比例增加的趋势。为了最大限度地提高发射机的性能，您希望确保发射机测试仪器具有最低的噪声(见图4)。具有改进的本底噪声的示波器直接转化为更大的测量PCIe 5.0眼，并为PCIe 5.0设备提供更全面的可确认裕度。
图4。采用Keysight 50GHz UXR实时示波器测量的32GT/s PCIe 5.0眼(专为更快的技术(如PCI Express 5.0)实现更准确的测量而设计)。这在上下文中显示了发射机近端的眼睛高度。在应用-38dB通道后，这只眼睛将完全关闭，依靠高级接收器均衡将其打开。通道眼的有效PCIe 5.0端只有15mV的眼高。示波器的带宽越高，仪器的噪声就越会导致你的眼睛闭上。
PCI Express 5.0代表了工作站和服务器的下一代I/O性能。在32GT/s的速度下，它比基于PCIe 4.0的技术提供了两倍的吞吐量;然而，随着性能的提高，与测试和验证PCI Express 5.0发送器和接收器相关的难度也大幅增加。当您自己的产品路线图推动到32GT/s的速度时，一定要仔细考虑噪声可能对发射机测量产生的影响，因为这也会影响接收器测试策略的准确性，因为接收器测试取决于您创建最坏情况测试信号的能力。就像发射机测试一样，测量仪器中的噪音越多，测试的准确性就越低，而且PCIe 5.0的余量一开始就很小，您希望从测试仪器中获得每一点余量。
参考：
