目标阻抗不够
目标阻抗已成为配电网设计的标准工具。它建立了一个限制，以最高阻抗的电源导轨上的die应该看到查看PDN。如果PDN阻抗保持在这个限制以下，即使是最坏情况下来自芯片的瞬态电流也会产生一个可接受的低轨电压噪声。目标阻抗的最简单形式为:
但是，仅仅使用目标阻抗作为设计要求是不够的。有一些来自PDN元件的重要噪声源，简单的目标阻抗不能充分解决。需要明确的是，必须保持的稳压限制由VRM的纹波噪声、直流稳压、红外下降、芯片或电路板上其他电源轨的串扰以及动态瞬变引起的电压漂移组成。目标阻抗只考虑由动态电流瞬变引起的电压漂移作为“噪声源”，由PDN阻抗控制进行管理。
对目标阻抗设计规范的第一个修正是考虑总预算中的其他噪声源，并在动态瞬态电流噪声估计中使用总噪声预算的分配部分。为了保持瞬态电流的压降低于可接受的电压噪声阈值，PDN的阻抗，如图图1，必须低于某一水平:目标阻抗。
当阻抗曲线不平坦时
如果PDN的阻抗曲线，如IC焊盘所见，是从直流到瞬态电流的最高频率分量的平坦阻抗曲线，并且我们保持平坦的PDN阻抗低于目标阻抗，那么由于动态电流，IC轨焊盘上的最坏情况电压噪声将小于最大可接受电压噪声。
图1所示。PDN的简化模型，如图所示为模具电源导轨的垫块
一个重要的PDN设计目标是为PDN设计一个低于目标阻抗的平坦阻抗剖面。这是“健壮”PDN的基本准则。在这种情况下，最坏情况下电压噪声，由于动态电流激励，对于最大瞬态电流总是小于最大可接受噪声。
图2。从模具电源导轨上的衬垫看PDN的阻抗分布图
虽然平坦的阻抗曲线是一个重要的目标，但在许多情况下，在整个频率范围内平坦的阻抗曲线太昂贵而无法实现。在阻抗曲线中可能有峰值。这些通常出现在不同互连元件之间边界的接口处，例如
- 在VRM和本体去耦电容器之间
- 在本体去耦电容器和MLCC电容器之间
- 封装引线电感和片上电容之间
图2如图所示为PDN的典型阻抗分布图，如图所示，Vdd导轨的焊盘显示出几个峰值，其中一些峰值比其他的要大。在平坦阻抗剖面的特定情况下，使用目标阻抗作为设计目标是一种可靠的解决方案。当阻抗曲线出现峰值时，仅用目标阻抗不能准确预测最坏情况下的电压噪声。
工程峰值阻抗低于目标阻抗可能使PDN非常昂贵。例如，这将需要许多MLCC电容器，以及电源和接地面之间的薄介质。相反，在出现峰值的地方引入了第二个可接受的性能标准。
PDN中阻抗峰值的特征
PDN中的每个阻抗峰值都是由并联RLC电路产生的。每个高峰有四个特征:
- 并联谐振频率
- 特性阻抗
- 峰值阻抗
- 的品质因数
并联谐振频率是感应电抗与电容电抗相等的频率。这是由
用于表征RLC电路的特性阻抗是电容的无功阻抗等于电感的无功阻抗时的阻抗，该阻抗发生在并联谐振频率处。不要将其与传输线的特性阻抗混淆;它只是表征RLC电路的另一种阻抗。它们交叉处的阻抗，特征阻抗，由
峰值的q因子与任何等效串联电阻(引线电阻、介电损耗或其他互连电阻的R项)所产生的阻尼有关，由式给出
在q因子大于1的情况下，峰值阻抗与每一项的关系为
当从两个重要的电流波形(阶跃响应和方波响应)分析电容器上的电压时，可以看出这些术语的重要性。
阻抗峰值的阶跃响应
作为一阶模型，从模具引出的电流可以建模为电流源。对于特定上升时间，阶跃电流变化的带宽由式给出
当电流源有阶跃电流变化且上升时间小于3.5 nsec时，带宽大于100mhz。如果并联谐振频率低于100mhz，则RLC电路对阶跃电流变化的电压响应为阻尼正弦波。阻尼正弦波的频率为平行谐振频率。阻尼正弦波的峰值振幅由
此响应的一个示例显示在图3。这表明，当有阶跃电流变化以保持PDN上的峰值电压噪声低于可接受噪声电压时，各峰值的特征阻抗应低于目标阻抗。如果是这种情况，那么PDN上的最坏情况电压噪声将小于最大可接受电平。这是鲁棒PDN的下一个最严格的标准。通常，设计特性阻抗低于目标阻抗也是一种昂贵的选择。
图3。测量电源轨的片上电压噪声，当核心逻辑电流在电流负载中发生阶跃变化时。叠加在阶跃电流上的是各个时钟边缘的噪声响应。注意释放过程中衰减的正弦波
图4。当核心逻辑电流为峰值阻抗频率的方波时，在芯片上测量电压噪声
一些风险可能是可以接受的，要么永远不会有一个更坏的瞬态电流，其上升时间足够短，无法激发整个峰值，要么这个峰值电压噪声可能是可以接受的，如果它只存在很短的时间。但是另一种电流波形可能会从PDN的峰值阻抗中产生更多的噪声。
共振响应
当瞬态电流为方波形式，重复频率正好在谐振峰值频率处时，并联谐振频率处电流方波的正弦波频率分量产生的峰间电压噪声为
如果模轨上的电压在标称值，那么这个正弦波谐振响应将集中在标称值减去一些IR下降。噪声偏移就是振幅，也就是这个峰对峰值的一半。标称电压上下分别为:
相同的瞬态峰间电流，但在谐振频率下，产生的电压噪声偏移可以是0.64 × q因子×阶跃响应电压噪声，高于和低于标称电压。在一些关键的任务行业，最大电压是很重要的，因为电路是不允许电气过度压力。在其他行业中，由于设置时间要求，Vmin和Fmax的考虑，最小电压很重要。电流谐振方波驱动电压噪声达到峰值电压大约需要一个周期的q因子。当q因子为1/0.64 = 1.57或更大时，当Z0特性阻抗满足目标阻抗时，峰值噪声电压将超过最大允许噪声。但是，为了满足这一标准，不仅必须在并联谐振频率处调制最大最坏情况瞬态电流，而且还必须存在一个周期的q因子才能达到这个最坏情况。
图5。具有三个高q因子并联谐振峰的阻抗分布图。这些发生在各种PDN元素的边界。
并联谐振的q因子越大，即由于阻尼越小，峰值越尖锐，谐振响应越大，但PDN必须被驱动的时间越长才能达到全峰值噪声。图4是当瞬态电流方波驱动片上PDN时，在芯片上测量的谐振响应电压的例子。
在完全鲁棒且不受谐振峰激励影响的PDN中，最坏情况电压低于可接受噪声阈值，因此并联谐振峰阻抗必须低于目标阻抗的1.57倍。1.57因子的产生是因为正负谐振漂移为0.64 ×瞬态× Zpeak，当阻抗峰值为1/0.64 = 1.57 × Ztarget时，谐振条件下达到了完全电压容限。
整个谐振波形受到直流红外降的偏置和降低，因此电压最小值可能比电压最大值离标称电压更远。将阻抗峰值降低到这个水平以下，将使谐振完全受到刺激时最坏情况下的峰对峰噪声低于可接受的水平。但这通常是非常昂贵的，特别是当谐振峰来自片上电容和封装引线电感时。
通常，基于不太可能的最坏情况瞬态电流恰好发生在并联谐振频率上并持续一个周期的q因子，可以接受一些风险。许多成功部署的产品的峰值高度高达目标阻抗的3倍。这是一个比全鲁棒PDN高2倍的阻抗峰值高度。
但是，即使是一个完全鲁棒的PDN，其所有峰值都低于目标阻抗的1.56倍，在一组特殊条件下，PDN电压噪声仍然可能高于可接受的极限。这是异常浪可能形成的时候。
超级巨浪
如果PDN阻抗曲线有两个或两个以上的高q因子并联谐振峰，且每一个都低于目标阻抗，那么在最坏的情况下，如果单独激励，这些峰都不会产生过大的电压噪声。
图6。由下图所示的电流波形依次激发两个谐振峰而产生的异常波
图7。在PDN上由两个不同的具有相同振幅的电流方波激发每个共振而产生的测量电压噪声。在极右的屏幕上，这两种激励的相位恰好正确，以激发异常波，其响应大于其他两种响应中的任何一种
然而，一个特定的谐振响应组合有可能顺序地完全同相位地建立起来，以激发最低频率峰值，然后在其峰值响应处是第二高频率峰值，在其峰值处是最高频率峰值。
当多频率海浪的相位完全一致时，它们可以产生异常大的浪高，这被称为异常浪。当对多个电流波形进行排序以激发多个高q因子峰值时，pdn上的电压噪声会显示出较大的峰值，这些峰值被称为异常波。
图5是一个具有三个高q因子并联共振的PDN阻抗分布图的例子。当该PDN被至少两组连续的方波电流激发时，其持续时间和相位精确优化，它们可以激发PDN上的异常波。每个方波激发不同的共振，峰值电压建立在彼此的基础上。即使每个峰值低于目标阻抗的1.56倍，满足可接受噪声的完全鲁棒性要求，所产生的电压异常波也很容易超过可接受的噪声水平。
图6是该PDN上模拟异常波的一个例子。核心逻辑电路的瞬态电流波形与特定的谐振频率完全匹配，并保持足够长的谐振时间以激发完美相位的峰值幅度的可能性有多大?在关键应用中，它只会发生一次，导致电压超出要求。这可能导致压力过大或间歇操作。图7是一个在PDN上测量到的异常波响应的例子，因为不幸的是恰好出现了正确的电流波形。
结论
一个健壮的PDN被设计成具有平坦的阻抗轮廓，阻抗低于目标阻抗。这应该始终是每个PDN的设计目标。平坦的阻抗剖面将消除谐振响应的机会，并提供自侵Vdd电流的确定性噪声。当阻抗曲线不是平坦的，而是具有平行的谐振峰时，保持峰值阻抗低于目标阻抗是不足以作为完全鲁棒PDN的标准的。
许多设计都是在性能、风险和成本之间取得平衡。当成本是一个重要的驱动因素时，当并联谐振的特征阻抗被设计为低于目标阻抗时，可能存在可接受的风险。这将使阶跃电流的峰值电压噪声响应保持在可接受的噪声限制内。
但即使这个准则对于罕见的电流波形也不够稳健。当峰值可以谐振驱动时，所有阻抗峰值高度应低于目标阻抗的1.56倍。对于多个高q因子峰值，即使这种条件也不足以实现完全鲁棒的PDN。在罕见的情况下，当多个峰值依次相激时，可能会产生电压幅值高于可接受电压噪声限制的异常波。
最后，一个完全鲁棒的PDN需要包括每条轨道上所有噪声源的最坏情况组合，从自攻噪声到互攻噪声。所有的设计都是性能、成本、风险和满足进度目标之间的权衡。每种产品在这些因素之间都有不同的适当平衡。在许多消费品中，成本是最大的驱动因素，一些风险是可以接受的。在高可靠性产品中，低风险是驱动力，所有这些影响都必须包括在任何PDN分析中。目标阻抗是指导设计的起点，但在低风险产品中，它不足以作为设计的基础标准。
参考文献
1.L. D. Smith和E. Bogatin，“PDN设计中的电源完整性原则——简化:高速数字产品的鲁棒性和成本效益设计，”普伦蒂斯霍尔现代半导体设计， 2017年4月。
2.S. Sandler，“电源完整性:电子系统中电源相关参数的测量、优化和故障排除”，麦格劳希尔教育公司， 2014年11月。
