传统的NAND闪存系统级分析方法主要包括码间干扰(ISI)、串扰(XTALK)和同步开关噪声(SSN)[1]的影响。目前业界对占空比失真(DCD)抖动对NAND闪存系统的影响研究甚少，特别是在高性能和高负载数的情况下。本文着重讨论了在高速和重载NAND系统中DCD抖动分析的重要性，并介绍了一种统计方法进行DCD抖动分析。
图1为Read操作提供了典型的NAND Flash系统表示。在读操作期间，Flash管理控制器(FMC)激活RE/BRE信号并将其发送到NAND RE/BRE I/O pad。然后RE/BRE信号通过NAND Flash内部逻辑路径，使DQS/BDQS和数据(DQ[7:0])传输到FMC。
RE信号DCD由以下两部分组成:
•FMC RE DCD: ONFI规格允许5%的DCD由FMC。
•NAND Flash内部RE DCD:当DQS发射回FMC时，NAND内部逻辑电路从NAND传出，NAND输入的RE时钟被扭曲。
在一个系统中，根据数据速率的不同，总的RE信号DCD大约为10%~13%。
图1:NAND Flash系统框图
传统的NAND Flash系统分析在50%占空比随机数据模式下进行仿真，从有效的时序预算中直接减去占空比失真(DCD)影响，如式1[2,3]所示。
Actual_tDVW = UI - RE以便决定——模拟tQHS——模拟tDQSQ——规范tQHS——规范tDQSQ(1）
然而，当我们将这种分析方法应用于8模@ 400Mbps NAND系统时，仿真结果显示，与实际测量数据相比，退化率要低得多。(如图2所示)
图2:DQ和DQS模拟与测量数据
传统的DCD分析方法的主要局限性是忽略了抖动放大。之前的研究已经证实了抖动(包括SJ, DCD和RJ)可以被有耗信道放大，即使信道是线性的，无源的，无噪声的。并且这种效应随插入损耗和数据速率呈指数增长[4,5,6,7](如图3所示)。值得指出的是，输入抖动也会引起输出信号的幅度调制，从而导致眼高障碍。
图3:DCD放大因子随日期速率和插入损耗的变化
由于激进的存储容量要求，多个NAND闪存模被堆叠在一个高度集成的复杂封装系统中。由于所使用的具有成本效益的封装解决方案、不完善的接地参考和线键连接，在高速和重载Flash系统中，返回损耗和插入损耗逐渐恶化(如图4和图5所示)。
对于新一代NAND闪存系统来说，DCD抖动放大和抖动诱导的幅度调制变得更加关键。
图4:高度集成的NAND Flash存储包的简单3D视图
图5:2模、4模、8模封装的返回损耗和插入损耗
SPICE-Like模拟器的局限性
为了解决传统方法的局限性，我们在HSPICE中对一个具有非理想占空比输入信号的400MBPs 8模嵌入式系统进行了暂态仿真(图6)。正如预期的那样，通过在系统仿真中引入真实的占空比信号，仿真中抖动放大和DCD诱导的振幅调制都得到了很好的考虑。
图6占空比失真(DCD)抖动对DQ(左)和DQS(右)信号的影响
然而，大多数spice类模拟器不能提供非理想的占空比输入信号源，因此必须开发一个特殊的基于Verilog-A的信号源模块。此外，高昂的模拟成本成为使用类似spice的模拟器进行系统DCD分析的另一个主要障碍。(例如，对于一个典型的1字节NAND系统，HSPICE大约需要5个小时才能生成几百位的波形。)下一节将介绍一种基于统计的模拟方法(ADS DDR BUS Simulator)，以系统和更有效地分析DCD的影响。
用统计模拟方法分析DCD抖动
统计模拟方法被开发并广泛应用于高速SERDES和存储系统，如PCIe4或DDR4[9]-[10]。它在超低误码率下直接计算眼睛分布概率，而不需要在任何期望的误码率水平上运行实际位序列(如图7所示)。这种方法提供了一种在超低误码率水平下测量眼睛睁开的极快方法。
图7:统计模拟方法
图8显示了800MBPs下2-Die Flash NAND测试用例的瞬态(SPICE类)仿真和统计仿真相关结果，统计方法提供了与瞬态仿真的良好相关性，但仿真时间要快得多。
图8:暂态和统计模拟的比较
在ADS中创建一个1字节的NAND模拟测试台架，如图9所示。ADS批处理模式仿真控制器与DDR BUS模拟器一起使用，以自动扫描所有变量和通道模型，如表1所示。
仿真参数 |
扫描值 |
数据速率 |
400M, 600M, 800M, 1066M和1200M Bps |
信道模型 |
2模，4模，8模S参数型号 |
以便决定(UI) |
0.03, 0.06, 0.09, 0.12 |
宜必思模型 |
BICS4_256G_EX3_VLV_2P I/O缓冲器IBIS型号 |
表1模拟空间
图9:1-Bite NAND系统仿真试验台
所有15种扫描情况的模拟在6分钟内完成。图10显示了DQ5在1200MBps时的眼图。当DCD和模数增加时，观察到显著的眼收缩。对于0.12 UI DCD, 8模设计案例，模拟眼图已经违反了眼罩规范。
图10:不同模数和DCD值下的统计眼图结果
除了眼图外，在1E-12 BER水平上也测量了眼高(EH)和眼宽(EW)。根据模拟结果计算了非dcd情况下的EH和EW归一化后的EH和EW收缩量。
图11显示了DCD诱导的EW收缩随DCD线性增加。然而，在所有的模拟情况下，观察到DCD放大。最糟糕的情况是在1200Mbps和8模的情况下，12%的DCD输入抖动导致约37%的EW收缩。
图11:DCD诱导的EW收缩作为DCD的函数
此外，图12显示，dcd诱导的电子束收缩随着数据速率和模数的增加呈指数增长。这是因为叠模越多，通道中的插入损耗和返回损耗就越大。这与图3所示的抖动放大因子增加趋势是一致的。
图12:DCD诱导的EW收缩率与数据速率和模数的函数关系
最后，在实际测量中观察到显著的振幅退化。这是因为任何输入抖动都会由于信道色散引起输出信号的幅度调制，导致信道输出的电压噪声。通过模拟也预测了EH收缩，如图13所示。归一化EH收缩率也随数据速率呈指数增长。
图13:DCD诱导的EH收缩作为数据速率的函数
结论
在NAND FMC中必须考虑RE占空比失真的影响。为了准确预测多模高性能系统的系统级性能，需要进行SI仿真。传统的DCD分析方法假设DCD诱导的EH和EW在所有数据速率下都是线性的，因此会低估DCD的影响，特别是在高数据速率和重载NAND系统下。
本文提出了一种新的、基于统计的系统级NAND SI仿真方法，用于更精确的dcd包含的抖动和噪声分析。与传统的spice类仿真器相比，这种基于统计的方法提供了更快的仿真速度和更容易的方法将RE DCD抖动插入到输入信号中。
这篇论文在2018年设计展上发表，并获得了该活动的最佳论文奖。
作者(年代)传记:
赛义德Mobin是西部数据NAND闪存组织的高级经理。他在弗吉尼亚理工大学获得电气工程硕士学位，在孟加拉国工程技术大学获得电气工程学士学位。在过去的四年里，他一直领导着西部数据NAND Flash SI团队。他的重点是发展西部数据公司SanDisk内存组织的信号完整性和电源交付基础设施;为未来的I/O设计提供关键决策;支持内部业务单位和外部客户。在西部数据之前，他曾在NVidia担任信号完整性主管，专注于移动手持系统开发6年;在英特尔公司担任了六年的信号完整性工程师，专注于晶圆和封装级测试环境的信号完整性和电源交付解决方案;并对多核测试的创新解决方案进行研究。
辛迪崔是Keysight科技公司EEsof团队的一名应用工程师。她在天津大学获得微电子学硕士学位。她在Keysight拥有超过6年的高速数字、RFIC设计和设备建模服务和支持经验。她主要专注于DDR4设计、PCIe、IBIS建模以及仿真和测量之间的相关性。Cindy撰写了几篇高速设计领域的技术论文。
引用:
[1] R. Micheloni, L. Crippa和A. Marelli，“Inside NAND Flash Memories”
[2]“ONFI规范2.0版”，2008年2月27日
[3]“ONFI规范版本4.0”，2014年4月2日
[4] s . Chaudhuri, W. Anderson, J. McCall，和s . Dabrai，“6.4和9.6 Gb/s无源时钟通道的Jitter放大特性”，IEEE第十五届电子封装电气性能专题会议，Scotts开云体育官网登录平台网址dale, AZ, 2006年10月，第21-24页。
[5] C. Madden, S. Chang, D. Oh和C. Yuan，“PCB时钟通道设计中的抖动放大考虑”，第16届电子封装电气性能专题会议，Atlanta, GA, pp. 135-138, 2007年10月
[6]饶F. V. Borich, H. Abebe和M. Yan，“传输抖动的精确建模和高效的统计眼仿真，”IEC设计会议，2010年2月
F. Rao和S. Hindi，“时钟通道中抖动放大的频域分析”，IEEE第21届电子封装电气性能专题会议，坦佩，AZ, 2012年10月，第51-54页。开云体育官网登录平台网址https://literature.cdn.keysight.com/litweb/pdf/5991-1255EN.pdf?id=2239889
S. Mobin, B. Raghunathan, A. Katz，“NAND Flash SI仿真中读使能(RE)信号占空比失真(DCD)的影响”，EPEPS, 2017年10月
H. Lee, C. Cui, H. Barnes和L. Boluna，“使用SSN诱导抖动模型的基于精确统计的DDR4裕度估计”设计会议，2017年1月
李勇，C. Morrison, F. Rao, C. Cui和G. Zhang，“基于PCIe Gen4中继器的端到端系统级仿真:操作指南”设计展，2017年1月
