这篇论文是EDI CON USA 2017杰出论文奖得主。gydF4y2Ba
为系统中的IC供电的配电网络(pdn)需要进行彻底的设计和分析，以确保轨道上的任何电压波动都在连接到该轨道的每个IC的容忍范围内。当轨道上的集成电路吸取电力时，它们会在轨道上产生电压波动。PDN必须有能力提供足够的电荷，从而产生的压降小于轨道上每个IC所能容忍的最大压降。如果电压波动出现在IC公差限制之外，则会出现一系列问题，如IC损坏、故障或寿命缩短。gydF4y2Ba
目前，领先的系统化PDN设计方法是目标阻抗方法[1]。目标阻抗方法是一个很好的近似最坏情况下的电压波动在轨道上给定的最大电流负载预期的轨道。然而，除非阻抗曲线是完全平坦和线性的，否则目标阻抗方法只是一个近似值，因为它没有考虑相位和不同谐振的可能耦合。这些因素会导致比目标阻抗设计方法预测的更高的电压波动。在必要的带宽内建立一个平坦的阻抗剖面是可能的，但很复杂，而且通常不值得额外的成本。从[2]获得的平坦阻抗剖面的示例如下所示gydF4y2Ba图1gydF4y2Ba．为了保证钢轨电压保持在可容忍范围内，在验证过程中必须捕获未缓解的谐振对电压波动幅度的影响。电源完整性工程师正在寻找一种时域PDN验证策略，以补充频域验证方法，以进行更彻底的PDN分析[3]。gydF4y2Ba
图1:gydF4y2Ba从服务器计算机板的CPU核心轨道上采集的测量数据说明了所实现的平坦阻抗剖面。gydF4y2Ba
本文研究了用于时域PDN验证的瞬态负载测试(TLT)工具。利用巧妙的电路布局策略和[4]公司开始开发的新型氮化镓(GaN) fet，我们已经能够开发一种紧凑，高摆速电路，以连接信号发生器定义的任意电流波形加载待测设备(DUT)。TLT允许在时域内对PDN进行彻底的表征和分析。这种瞬态负载分析不具有目标阻抗方法所假设的线性度和平面轮廓假设，因此允许设计工程师捕获频域分析无法轻易提供的关于PDN行为的信息。这种时域方法允许对系统中PDN的行为进行全面分析，就像CPU在原地一样。gydF4y2Ba
瞬态负载测试仪电路结构gydF4y2Ba
TLT被设计成直接连接到DUT并产生负载电流，该负载电流跟随信号发生器的输入信号。TLT的电路拓扑结构如下所示gydF4y2Ba图2gydF4y2Ba．TLT由驱动加载DUT的GaN FET组成。驱动电路由高速运算放大器驱动a类缓冲电路组成，a类缓冲电路反过来驱动GaN FET。电流感应电阻连接到GaN FET的源端，感应电阻上的电压反馈到运算放大器的反相端，以闭合电路周围的环路。运放的非反相端由信号发生器驱动，DUT上的负载电流波形随后跟随。gydF4y2Ba
图2:gydF4y2Ba近似组件值的TLT电路结构。gydF4y2Ba
TLT设计的目标是能够以尽可能大的电流和尽可能快的速度加载DUT。高速运算放大器的选择正是出于这个原因。在运放和GaN FET的栅极之间建立了A类缓冲区，这样运放就不必直接驱动GaN FET栅极的容性负载，因为这可能导致稳定性问题。最后，选择GaN FET是因为其高性能的电气特性使其优于传统的硅功率FET。GaN FET允许我们正在寻找的高速电路操作。gydF4y2Ba
包含一个电流偏置偏置电路，并连接到运算放大器的逆变输入节点。在TLT操作期间，重要的是FET略开。这样做的原因是为了最小化TLT需要施加的电压转换，以打开FET并加载DUT。这有助于优化TLT运行的速度。GaN FET的低阈值电压有助于通过进一步最小化电压转换来实现更快的接通时间。在这个TLT设计中，偏置偏置电路被配置为当TLT“关闭”时，它以1A电流加载DUT。gydF4y2Ba
GaN场效应晶体管gydF4y2Ba
市场上可用的GaN fet有两种类型:耗尽模式和增强模式。耗尽型GaN fet已经在市场上上市一段时间了，但在运行中存在固有的危险，因为它们的“关”状态没有施加门电压，它们是“开”的或有效的短路。如果在TLT设计中使用耗尽模式GaN FET，并且电源电压、控制回路或驱动电路出现故障，耗尽模式FET很容易使DUT短路并损坏DUT和TLT。高速、增强模式的GaN晶体管，其电气特性大大优于传统的硅功率mosfet，目前已在市场上上市。当没有栅极电压供应时，增强模式fet是有效的“开放”，因此为了安全起见，选择了TLT。gydF4y2Ba
在TLT项目[5]中考虑并最终决定了一种增强模式GaN FET。该FET的最大额定值如下所示gydF4y2Ba图3gydF4y2Ba．gydF4y2Ba
图3:gydF4y2BaTLT[5]考虑增强模式GaN FET的最大额定值。gydF4y2Ba
图4gydF4y2Ba显示了从[6]开始的GaN场效应晶体管结构的截面。氮化镓场效应晶体管是以硅晶片作为衬底。在硅片上生长一层薄薄的氮化铝(AlN)来隔离器件。在AlN层上生长一层GaN，然后是一层薄的氮化铝镓(AlGaN)。GaN层对压电GaN层进行应变，在界面处产生二维电子气(2DEG)。这2DEG是GaN FET的一个极好的特性，因为它具有超低电阻率。最后，在栅极下形成耗尽区，并在源极、漏极和栅极端子上添加金属层。gydF4y2Ba
如gydF4y2Ba图5gydF4y2Ba由[7]开始，场效应管的横向结构表示CgydF4y2BaGDgydF4y2Ba是由栅极的一个小角产生的，这样CgydF4y2BaGDgydF4y2Ba值非常小。CgydF4y2BaGSgydF4y2Ba与CgydF4y2BaGDgydF4y2Ba，但仍然小于相应的CgydF4y2BaGDgydF4y2Ba硅mosfet。自门收费(QgydF4y2BaggydF4y2Ba)是C的函数gydF4y2BaGDgydF4y2Ba和CgydF4y2BaGSgydF4y2Ba， QgydF4y2BaggydF4y2Ba与硅FET相比，GaN FET的效率较低。硅功率场效应晶体管额定VgydF4y2BaDSgydF4y2Ba由于TLT的快速开关特性[9]，还考虑了40V和49A的连续漏极电流。为了进行开关比较，GaN FET在VgydF4y2BaDSgydF4y2Ba= 20V和VgydF4y2BaGSgydF4y2Ba= 0V名义上是980pf和在VgydF4y2BaDSgydF4y2Ba= 20V和IgydF4y2BaDgydF4y2Ba=33A，其总栅电荷名义上是8.7 nC[5]，而硅场效应管在V时的名义输入电容为1400pfgydF4y2BaDSgydF4y2Ba= 20V和VgydF4y2BaGSgydF4y2Ba= 0V和总门电荷18 nC[9]在VgydF4y2BaDSgydF4y2Ba= 20V和IgydF4y2BaDgydF4y2Ba= 30。GaN场效应晶体管的低QgydF4y2BaggydF4y2Ba允许短延迟时间和快速切换速度，高精度。将这种GaN FET集成到TLT设计中，使TLT具有快速转换速率加载DUT的特殊优势。gydF4y2Ba
图4:gydF4y2BaeGaN场效应晶体管结构从[6]。gydF4y2Ba
图5:gydF4y2Ba从[7]开始的eGaN FET结构的有效电容。gydF4y2Ba
TLT设计还旨在使FET具有尽可能小的阈值电压。如gydF4y2Ba图1gydF4y2Ba时，TLT电流加载路径上的电压降大部分来自于负载电流路径上的电流感应电阻和其他寄生电阻。该TLT项目应用的DUT电压预计在1V左右。感应电阻上的电压降压缩最大VgydF4y2BaDSgydF4y2Ba和VgydF4y2BaGSgydF4y2Ba因此限制了TLT的最大电流加载能力。GaN FET的额定阈值电压为0.8V至2.5V，标称阈值电压为1.4V。为了进行比较，硅场效应晶体管的额定阈值电压在1.2V到2.0V之间。RgydF4y2BaDS(上)gydF4y2BaGaN FET的性能也略低于硅MOSFET。以T为例进行了GaN场效应晶体管的研究gydF4y2BajgydF4y2Ba= 25gydF4y2Ba○gydF4y2BaC、VgydF4y2BaGSgydF4y2Ba= 5V, IgydF4y2BaDgydF4y2Ba= 33A有一个典型的RgydF4y2BaDS(上)gydF4y2Ba约为4 mΩ[4]，而所考虑的硅场效应晶体管具有典型的RgydF4y2BaDS(上)gydF4y2Ba大约14 mΩ。这进一步增加了V的可用电压gydF4y2BaDSgydF4y2Ba考虑了GaN FET，使用该FET提高TLT的最大电流加载能力。gydF4y2Ba
图6:gydF4y2Ba从[8]开始的GaN FET陆栅阵列封装布局。gydF4y2Ba
最后，所考虑的GaN场效应晶体管的封装被布置在陆地网格阵列中，如图所示gydF4y2Ba图6gydF4y2Ba从[8]。这种布局减少了共模高频回路电感，从而导致更清洁的高速TLT操作以及。gydF4y2Ba
瞬态负载测试仪的实现和测试结果gydF4y2Ba
完整构造的TLT如下所示gydF4y2Ba图7gydF4y2Ba．当TLT连接到电容器组时，在TLT上进行的测试被收集，电容器组又连接到电子工作台电源。TLT由通过同轴电缆连接的任意波形发生器驱动。gydF4y2Ba图8gydF4y2Ba而且gydF4y2Ba9gydF4y2Ba通过比较运算放大器的逆变端和非逆变端电压，显示TLT在工作期间的以下行为。逆变端电压波形对应于加载DUT的电流，乘以感应电阻，再除以运算放大器配置的增益。在这种情况下，感应电阻为10 mΩ，电路增益为11。所示的测量值gydF4y2Ba图8gydF4y2Ba而且gydF4y2Ba9gydF4y2Ba在DUT电压为1V时采集。输入电压波形的上升和下降时间分别为100 ns。运算放大器的非反相端电压显示了负载电流要跟随的输入波形。gydF4y2Ba
图7:gydF4y2Ba完全构造的瞬态负载测试仪连接到电容器组。gydF4y2Ba
对于1V的DUT电压，TLT能够在负载电流波形开始退化之前将DUT加载至30A，如图所示gydF4y2Ba图8gydF4y2Ba．在gydF4y2Ba图9gydF4y2Ba时，放大输入电压波形和负载电流波形的上升边。虽然在输入电压波形和负载电流波形之间存在延迟，但负载电流波形在输入电压波形之后以100ns上升。gydF4y2Ba
单个TLT电路能负载的电流量的限制在很大程度上取决于所提供的DUT电压和负载电流路径中的寄生电阻。gydF4y2Ba图10gydF4y2Ba(a)对于提供1V的DUT，干净的20A负载步长和简并的40A负载步长以及相应的VgydF4y2BaDSgydF4y2Ba和VgydF4y2BaGSgydF4y2Ba在(b)中，针对每种情况。在20A的情况下，VgydF4y2BaGSgydF4y2Ba和VgydF4y2BaDSgydF4y2Ba是干净的。40A的情形VgydF4y2BaDSgydF4y2Ba由于DUT-TLT电流路径中的感应电阻和杂散电阻消耗了大量的电压，降低至29 mV。gydF4y2Ba
图8:gydF4y2Ba在DUT输出电压为1V的情况下，TLT工作时运放逆变输入和非逆变输入电压的比较。gydF4y2Ba
图9:gydF4y2Ba在DUT输出电压为1V的情况下，TLT工作时运放的逆变输入和非逆变输入电压在0到0.5µs之间的比较。gydF4y2Ba
闭环电路遇到反馈电路增大V的固有限制gydF4y2BaGSgydF4y2Ba为了增加负载电流，但是路径电阻的压降随着负载电流的增加而增加。它压缩了VgydF4y2BaDSgydF4y2Ba并导致负载电流降低。TLT电路战斗并最终收敛于其有限的最大电流的过程可以在40A和50A阶跃情况下看到gydF4y2Ba图8gydF4y2Ba，是造成40A壳体稳定性差，波形退化的主要原因gydF4y2Ba图10gydF4y2Ba．实验室工作台供应被用作这些测量的DUT。与普通的DC-DC转换器相比，实验室工作台电源在如何连接到TLT方面本质上需要更多的串联直流电阻。在清洁连接到TLT的情况下，可以实现比所示的更高的最大负载电流gydF4y2Ba图8gydF4y2Ba而且gydF4y2Ba10gydF4y2Ba．gydF4y2Ba
图10:gydF4y2Ba对于供电1V的DUT:(a) 20A负载和TLT产生的40A负载电流;(b) VgydF4y2BaGSgydF4y2Ba和VgydF4y2BaDSgydF4y2Ba对应20A和40A电流负载。gydF4y2Ba
图11:gydF4y2Ba(a) TLT板1，(b) TLT板2，输入电压波形和对应的电流负载波形缩放到运算放大器反相端电压。gydF4y2Ba
单个TLT电路所能达到的最大负载电流的限制有一个简单的解决办法。通过并联操作多个TLT电路，可以加载更多的电流。例如，四个TLT电路可以协调以每个25A加载DUT，这相当于用100A电流脉冲加载DUT，当单个TLT电路仅加载25A时，具有相同的干净形状。gydF4y2Ba图11gydF4y2Ba显示了独立加载DUT时两个TLT电路的电流加载行为。gydF4y2Ba图12gydF4y2Ba显示了相同的两个单独的TLT电路在同一时间加载相同的DUT时的电流加载行为。每个TLT电路的电流加载行为不受它们同时加载同一DUT这一事实的影响。通过将负载分布在并行工作的多个TLT电路上，最大负载电流几乎不受TLT的限制，只受DUT的限制。gydF4y2Ba
图12:gydF4y2BaTLT板#1(蓝色)和#2(绿色)连接到同一DUT并并联工作时，输入电压波形和相应的电流负载波形缩放到运算放大器反相端电压。gydF4y2Ba
实现TLT的进一步考虑gydF4y2Ba
最终的暂态负载电路由多个TLT电路并联组成，最好采用PCB形式实现，以减少杂散电容和电感，实现最快、最高质量的性能。然而，在设计紧凑型PCB解决方案时，还有一些其他变量需要考虑。gydF4y2Ba
在并行实现多个TLT电路时，fet和电流加载回路都需要彼此靠近，以最小化负载电流回路中的路径电阻。这也将迫使TLT电路变得异常热，特别是在fet所在的区域。在温度试验室内将单个TLT电路连接到电源为1V的DUT，在不同温度下测量上升时间为100ns的负载脉冲对应的电流加载行为，如图所示gydF4y2Ba图13gydF4y2Ba．gydF4y2Ba
幸运的是，温度对当前加载波形的影响被认为是最小的，因为波形之间的差异很小。在单个PCB中并行实现多个TLT电路也限制了门驱动电路和fet门之间的最小距离。由于所有的fet都应该靠近在一起，在PCB中设计门驱动电路，在所有fet的情况下，在几英寸内连接到相应的fet，这可能是不可实现的。在栅极驱动电路和GaN场效应晶体管栅极之间连接不同长度的同轴电缆。gydF4y2Ba
在供电1V的DUT下，测量了不同长度同轴轴的电流加载行为，结果显示在gydF4y2Ba图14gydF4y2Ba．令人担心的是，栅极驱动电路和场效应晶体管栅极之间的距离过长，可能会引起足够的相移，从而导致稳定性下降。然而，正如我们所看到的，即使是10英寸的情况下，在性能上几乎没有区别。这是有道理的，因为一个10英寸的同轴电缆会导致大约1.2 ns的延迟，这在这里几乎是无法观察到的，因为上升和下降时间至少是100 ns，脉冲的持续时间甚至更长。在PCB迹线中，延迟将略大，因为PCB迹线中的信号速度比同轴电缆中的慢。然而，考虑到组件的尺寸，PCB布局应该能够在门驱动通信中提供足够小的延迟，以避免稳定性问题。gydF4y2Ba
图13:gydF4y2Ba插入栅极驱动电路和场效应晶体管栅极之间不同长度的同轴电缆的TLT电流负载阶跃行为。gydF4y2Ba
图14:gydF4y2Ba在栅驱动电路和场效应晶体管栅之间插入不同长度的同轴电缆，tlt20a负载阶梯行为，上升时间为100ns。gydF4y2Ba
TLT在DC-DC变换器及其pdn时域性能测试中的应用gydF4y2Ba
以PCB形式实现TLT允许测试DC-DC转换器及其相应的PDN。PDN设计的基本问题是PDN不能为轨道上的设备提供必要的电流，并且由于电流的阶进而导致的电压下降或轨道上的波动不会保持在轨道上设备可接受的公差范围内。gydF4y2Ba
如果不能获得适当的电流，连接的设备就不能正常工作。如果电压下降或波动过大，则芯片可能会损坏，寿命长度无法保证。TLT可以让设计师直接观察到这些问题在设计中所带来的危险。工程师可以将TLT设置为用大小等于导轨必须支持的最大电流的脉冲串加载PDN。然后，工程师可以改变脉冲序列的频率和占空比，以观察由电流负载步骤引起的最坏情况下的电压纹波，因为谐振甚至不同谐振的建设性相互作用加剧了波动。gydF4y2Ba
图15:gydF4y2Ba15A负载脉冲对DC-DC变换器输出电压峰值波动的影响gydF4y2Ba
图15gydF4y2Ba显示了一个DC-DC变换器的输出电压示例，该变换器由20A脉冲串加载，而频率和占空比变化。TLT模拟PDN在实时系统中必须支持的最坏操作条件，使设计工程师能够全面了解所设计的PDN的真实性能。在未来，从TLT收集的阶跃响应可用于重建PDN的阻抗轮廓和根据反向脉冲技术[10]可实现的最坏情况下的电压波动。gydF4y2Ba
由于市场上功率GaN fet的优异电性能，现在可以实现瞬态负载测试电路的设计，该电路可以以系统预期的速度和量级加载pdn。采用巧妙的电路设计实现了GaN fet，实现了高带宽闭环电路，可以以高达100 ns的电流脉冲和几乎无限的最大电流加载DUT。TLT工具允许在实验室设置中模拟系统中PDN的最坏情况加载条件。这最终允许更高质量的PDN设计，而不是目前通过简单地设计目标阻抗来实现，因为系统中轨道上的最坏情况纹波可以在实验室中进行研究。gydF4y2Ba
作者(年代)传记gydF4y2Ba
伊桑KoethergydF4y2Ba他是甲骨文公司的硬件工程师。他目前专注于系统配电网络设计、测量和分析。他获得了麻省理工学院电气工程和计算机科学硕士学位。gydF4y2Ba
什诺瓦克gydF4y2Ba他是Oracle的高级首席工程师。除了高速串行和并行总线的信号完整性设计外，他还从事配电网络和中端服务器包的设计和表征。他创建了仿真模型，并开发了功率分配的测量技术。Istvan拥有二十多年的高速数字、射频和模拟电路和系统设计经验。他因在信号完整性和射频测量和模拟方法方面的贡献而成为IEEE院士。gydF4y2Ba
确认gydF4y2Ba
作者希望感谢他们的帮助卡维塔·纳拉扬达斯，亚历克斯·米兰达，盖伊·菲利普斯，丹·沙利文，戴夫·米肖，比尔·塔塔，汗·Nguyen，丹·里奇，兰迪·卢肯比尔，杰罗姆·詹蒂利特，桑德拉·布雷西亚，拉贾·伯尼，古斯塔沃·布兰多，劳拉·考库宾斯基，所有甲骨文公司。gydF4y2Ba
参考文献gydF4y2Ba
[1] Steve Sandler，“PDN性能的目标阻抗限制和流氓波评估”，论文11-FR2, 2015年1月27日至30日，加利福尼亚州圣克拉拉。gydF4y2Ba
2007年1月29日- 2月1日，加州圣克拉拉，TecForum TF-MP3，“可控esr旁路电容器已经到来gydF4y2Ba
[3] S. Chickamenahalli等，微处理器平台阻抗表征使用VTT工具，应用电力电子会议和博览会，2005。2005年亚太经合组织。IEEE第二十届年会。卷。3。IEEE 2005。gydF4y2Ba
[4]gydF4y2Bahttp://epc-co.comgydF4y2Ba
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[6] A. Lidow和J. Strydom，“氮化镓(GaN)技术概述”，2012。gydF4y2Bahttp://epc-co.com/epc/Portals/0/epc/documents/papers/Gallium%20Nitride%20GaN%20Technology%20Overview.pdfgydF4y2Ba
A. Lidow和M. Rooij， " eGaNgydF4y2Ba®gydF4y2Ba《场效应晶体管的电特性》，2012。gydF4y2Bahttp://epc-co.com/epc/Portals/0/epc/documents/papers/eGaN%20FET%20Electrical%20Characteristics.pdfgydF4y2Ba
[8] J. Strydom等人，“使用增强模式GaN-on-Silicon Power fet (eGaN®fet) 2014。gydF4y2Bahttp://epc-co.com/epc/Portals/0/epc/documents/product-training/AN003%20Using%20Enhancement%20Mode%20GaN-on-Silicon.pdfgydF4y2Ba
[9] OptiMOSgydF4y2BaTMgydF4y2Ba3 Power-Transistor数据表。gydF4y2Bahttps://www.infineon.com/dgdl/Infineon-BSC093N04LSG-DS-v02_01-en.pdf?fileId=db3a30431689f4420116c44a1fa80822gydF4y2Ba
[10] Jae Young Choi等，“非平坦阻抗剖面的电学和热学结果”2016年设计展，2016年1月19日至21日，加州圣克拉拉。gydF4y2Ba
