目前许多需要数据转换器的应用的趋势是越来越接近一个完整的SDR(软件定义无线电)系统。虽然SDR架构在灵活性和SWaP-C(尺寸、重量、功耗和成本)方面带来了许多好处，但它通常转化为更高的带宽能力，并与香农-奈奎斯特定理直接关联到数据转换器的采样速度。这使得FPGA(现场可编程门阵列)与数据转换器之间的接口变得复杂。事实上，与高速数据转换器产生的数据量相比，FPGA处理信息的速度非常有限。当然，这是通过大规模并行处理来处理的。然而，由于数据的传输量越来越大，传输速度越来越快，数据的传输和接收已经成为系统的瓶颈。本文介绍并比较了目前常用的两种FPGA与数据转换器之间的高速接口方式:高速LVDS并行接口和高速串行接口。它考虑了多个方面，从射频的走线长度和信号完整性到系统级的成本和易开发性。本文首先介绍这两种类型的接口，对它们进行比较，并确定它们的优点和缺点。然后讨论了1.5Gbps高速并行接口的FPGA设计。 It focuses on a transmission from an FPGA to a DAC (Digital to Analog Converter) using the example of an Arria V FPGA from Altera interfacing with an EV12DS460A from e2v. Before concluding, it covers a high-speed serial interface FPGA design at 6Gbps using the ESIstream (Efficient Serial Interface) protocol. It focuses on a transmission from an ADC (Analog to Digital Converter) to an FPGA using the example of an EV12AD500A from e2v interfacing with a Virtex 7 from Xilinx.

高速数据转换器的使用正在大幅增加，因为越来越多的应用程序将其视为一种解决方案，以提高其系统的性能和能力;从通信(地面和卫星)到高能物理(加速器，同步加速器)应用，包括国防(电子战，雷达，雷达干扰)，工业(手机测试线，坦克容器监控)，测试和测量(示波器，频谱分析仪，质谱仪)和地球观测(合成孔径雷达)应用。这些应用领域都有自己的限制和要求，其中包括高速接口的选择。与数据转换器接口的传统方式一直是使用并行接口，因为它在PCB和固件设计方面是直接的-样本的每个位都有自己的路径。然而，在1ghz以上的高速下，许多参数在低速下可以忽略不计，开始限制接口的性能。因此，串行接口选项大约在10年前开始出现，现在在大多数应用中都是首选。本文旨在通过比较两个接口的优点和缺点来解释这两个接口是如何工作的，然后是两个例子，每个接口解决方案一个。

并行和串行接口的比较

如图1.a所示，并行接口被简单地定义为使用一定数量的通道来传输数据，加上一个通道在发送者(TX)和接收者(RX)之间传输时钟的接口;串行接口，作为使用一定通道数的接口，通过高速收发器在TX端和RX端之间传输编码数据，高速收发器包括TX端的串行器和RX端的反串行器，如图1.b所示。

图1 (a):并行接口架构;(b):串口模式

从这两种类型的接口的定义中可以注意到一些差异:

  • 串行接口没有发送时钟信号。实际上，它不是直接传输，而是通过CDR(时钟和数据恢复)系统在RX端恢复，这带来了本文后面提到的一些优点;
  • 对于串行接口，必须对数据进行编码/解码。应该注意的是，编码/解码可以在并行接口的情况下应用和有用，但不是强制的。而对于串行接口，由于多种影响，不进行编码/解码会导致传输的误码率(BER)损失。

从历史上看，由于并行接口的简单性和直接的实现方法，它曾经是唯一可用的解决方案。随着每个数字时钟周期，一个位值在通道上传输。RX可以访问时钟信号，很容易恢复数据。这在低数据速率下是正确的，但是当数据速率开始增加时，许多困难增加了开发这种接口的复杂性。为了满足日益增长的带宽需求，并行接口解决方案很快就受到每通道数据速率的限制，只剩下增加通道数来增加带宽的选择。今天，并行接口在大多数情况下被串行接口所取代，因为这种接口允许达到的带宽能力。通过对主要FPGA制造商Xilinx和Altera/Intel这两个接口可实现的数据速率的简单比较，可以看出串行接口的优势。目前FPGA中的并行接口限制在1.6Gbps;而高速串行收发器可以达到32Gbps甚至更高。

从数字方面来看，可以看到并行接口比串行接口容易得多，串行接口需要编码/解码和收发器阶段——即使并行接口今天也提供了一些这些功能来提高性能。这为并行接口带来了巨大的延迟优势，这对于电子战等应用至关重要，在电子战中，几纳秒可能是被敌人的雷达系统发现或不可见的区别。这些用于串行接口的阶段意味着它还需要来自FPGA的更多资源(LUT和FIFO或弹性缓冲区)。它通常足够小，不会成为问题，但当应用程序需要大量资源或高速数字设计时，可能会使FPGA内的时序关闭复杂化。

在射频方面考虑，高速串行接口，运行速度更快，需要多加小心。根据香农-奈奎斯特定理，传输速率为Gbps包含频率高达。介质在直流至直流频带内的插入损耗不是平的。它可以被同化为低通阶，响应取决于以及所使用的传输介质。如果高频处的整体衰减过高，接收阶段就会看到错误的比特。这与符号间干扰(ISI)效应有关。收发器中内置的解决方案可以应对这种影响:强调和均衡，但在快速串行通道上仔细布局PCB会有所帮助。

考虑到时机，需要考虑几个因素。首先，时间不确定性是限制并行接口速度的因素。当时序不确定性与RX输入的数据周期减去元稳定区(设置和保持时间)相比足够小时，可以配置并行接口-这与RX输入的眼睛打开有关。如下式(1)所示为使用SDR(单数据速率)接口时的关系，使用DDR(双数据速率)接口时的关系:

与时钟周期;输入设置时间;输入保持时间;封装、PCB和位对位歪斜;时钟和数据抖动;PVT(过程-电压-温度)变化;数据的上升和下降时间时钟占空比失真。这就引出了一些需要尊重的约束。首先，尽量减小钻头间的斜斜;这可以通过匹配数据的PCB走线长度和/或为每个位通道独立添加受控延迟来完成。其次，需要控制时钟和RX输入数据之间的对齐，以避免数据到达元稳定区内。这可以通过延迟时钟或将数据与其他时钟进行比较来实现。时序方面是高速并行接口的主要复杂性来源;它限制了可达到的最高速度。

另一方面，高速串行接口RX从数据流中恢复时钟-使用CDR。这意味着恢复的时钟与CDR阶段之前的数据具有相同的定时效果。因此，对数据和时钟的定时影响相互抵消，从而允许更快的速度。这是转换串行接口和CDR优势的一种简单方法;要了解更多详细信息，可以使用多篇文章、论文和演示文稿，讨论CDR的好处、架构和功能。增加每通道的数据速率允许在更少的通道中发送相同数量的数据，节省PCB空间并简化PCB布局。该协议还用于将数字多个串行通道对齐在一起，这意味着不需要匹配串行接口的跟踪长度。

最后，在系统级，高速收发器是更昂贵的资源。即使它们的广泛采用使价格下降，以低成本为目标的系统也更喜欢使用并行接口或慢速串行接口。

综上所述，如今，串行接口是大多数应用程序的首选接口，因为它在带宽能力方面带来了好处，但并行接口仍然是必要的，并且用于延迟受限的应用程序。低成本或低速度的应用程序可以考虑这两种解决方案，这取决于不同的因素，如开发时间、已开发子系统的重用和其他应用程序需求。

FPGA和DAC之间的并行接口示例

A.系统概述

这个并行接口的例子是基于评估板或EV12DS460A。它由EV12DS460A，一个12位，6GSps DAC[1]和Altera/Intel[2]的Arria V组成。下面的图2显示了系统的框图。

图2:FPGA-DAC接口框图

在本例中，FPGA对应于TX, DAC对应于RX。蓝色路径对应于从FPGA到DAC转换核心的数据路径。绿色的路径是时钟网络。红色部分涉及控制和设置。由于DAC在6GSps的高采样速度，4个1.5Gbps的输入端口(图2中的端口A到D)用于与FPGA接口，内部mux (mux 4:1)以6GSps的速度向转换核心提供数据。

为了防止DAC输入端的亚稳定问题，解决方案采用了检测/校正回路。首先，快速时钟提供给DAC (CLK)，然后在DAC (DIV /4)内部除以4，并通过PSS设置控制的数字控制延迟(τ)。数字控制延迟(DSP)的输出被传输到FPGA时钟系统(PLL)，然后产生用于从FPGA输出数据的时钟。在DAC的输入端，检测系统不断检查是否存在通过TVF位向FPGA指示的元稳定性问题。在这样的检测后，FPGA CONTROL复位PSS位，以改变DAC输入数据和恢复它们的时钟之间的延迟。该方法用于确定元稳定的位置，并帮助设置接口。