正是那些你不知道自己不知道的事情会毁掉你的一天。本文通过详细的例子指出，在当今的高速设计中，我们不能再仅仅局限于信号完整性、电源完整性或EMC方面的思考。我们必须考虑所有这三个学科，并对它们每一个都有所了解，以实现成功的设计。
在讨论信号完整性(SI)问题时，印刷电路板(PCB)的一层上的信号在相邻层上的参考平面上交叉分裂或插槽时总是存在很大的争论。一方面，一些人认为永远不应该穿越分裂平面，因为会增加串扰的风险，并且可能无法通过电磁兼容性(EMC)合规性。另一方面，其他人强调，如果堆叠中的间隙宽度和电源/地面层经过精心设计，这可能不是一个大问题。那么谁是对的呢?
就像所有涉及信号完整性的事情一样，答案是，“这要看情况了。”这是最好的回答“看情况”就是输入数字。本文试图消除一些关于信号穿过分裂平面的神话。
首先，让我们看一个典型的4层PCB ~ 62密耳厚的堆叠如图1所示。外两层为微带信号层，内两层为电源层和接地层。迹宽为7密耳宽，分离为8密耳。当差分驱动时阻抗为~100欧姆;当驱动信号端(SE)时，阻抗为~ 56欧姆。
图1简单的4层PCB堆叠
在现代设计中有多个动力轨道是很常见的。在4层板上，这意味着电源层通常会被分割，因此，在相邻参考平面上交叉分割或槽的痕迹通常是不可避免的。
让我们假设在顶层有一对迹线穿过相邻层上的50mil间隙，如图2所示。间隙前后微带切片的截面为从顶层到功率参考平面的介电厚度(H1)。由于间隙段在相邻电源层上没有参考平面，所以下一个参考平面是与底层相邻的GND层。因此，穿过间隙的电介质厚度等于H1的厚度加上1盎司功率层的厚度(t2)加上下一个电介质层的厚度(H2)。如果1盎司功率层的厚度为1.2密耳，则介电介质的总厚度为51.2密耳。
这种拓扑的一阶近似是具有两个不同阻抗的三个传输线段的组合。第一段和最后一段是100欧姆微分和56欧姆SE，而穿过间隙的迹阻抗是~134欧姆微分和~103欧姆SE。由于穿过间隙的阻抗高于第一个和最后一个段，我们期望看到在间隙的长度上有一个正反射。反射的高度和宽度将是上升时间和间隙几何形状的函数。上升时间短的上升时间快的上升时间比上升时间慢的上升时间短的上升时间反射率高。
图2相对于间隙模型拓扑的横截面几何图形
为了了解这是一个多么严重的问题，我们可以使用Keysight ADS[1]快速建模和模拟，如图3所示。用内部二维场求解器对间隙段前后的两个传输线段进行建模。TLines-Line类型“托盘。利用Momentum 3D平面场求解器对间隙部分进行建模和模拟，以正确捕捉信号穿过间隙时的电磁效应。两者共享相同的基板定义。动量的s参数结果以试金石格式保存，并带回ADS原理图中。
拓扑结构的总长度为2.650英寸。第一部分，长度是1，是500密耳，最后一节，长度2是2英寸。3D模型部分被分成三个50毫米的部分，以方便间隙调整，并确保总长度保持不变。
选择两种间隙长度来比较小间隙和大间隙。在动力平面之间有50密尔的分离是很常见的，所以这是用于最坏情况下的间隙。在最佳情况下选择5密尔间隙，这是一个典型的最小痕迹垫间隙规格。
图3 Keysight ADS用于模拟微带分裂平面的通用原理图
当拓扑驱动与端口1不同时，差分阻抗的比较如图4所示。使用Balun变压器从4端口转换为2端口，方便。正如预期的那样，对于红色所示的50mil间隙，比蓝色所示的5mil间隙具有更高的阻抗不连续。
这是因为反射脉冲的高度是由上升时间的空间长度和间隙宽度的组合决定的。由于上升时间的空间长度小于间隙宽度，它永远不会达到阻抗不连续的全部幅度。
图4 50mil间隙(红色)与5mil间隙(蓝色)的差分阻抗对比
为了证明这一点，我们可以从端口2驱动50mil间隙拓扑，并将其与端口1进行比较，如图5所示。由于边缘在到达间隙之前必须传播2.05英寸，由于损耗传输线引起的色散，它会变慢。正如我们预测的那样，反射的幅度当然要小一些。
图5从两端驱动时，间距为50mil的拓扑结构微分阻抗。由色散引起的缓慢上升时间导致2.05英寸后的反射更少(蓝色)，而550密耳后的反射更高(红色)。
接下来进行单端(SE)瞬态分析，结果如图6所示。红色区域有50米的距离。蓝色区域有5毫米的距离。黑色地块是没有缝隙的。入射信号上升时间为20ps，显示了与无间隙相比，各自间隙处的反射电压。正如预期的那样，这是5000万差距中最高的。传输信号显示50 mil间隙上升时间退化增加，导致传输延迟略有增加。
该图还显示了所有三种情况下的经典近端相声(NEXT)和远端相声(FEXT)签名。较高的入射反射由于穿过间隙的迹线的紧密耦合而表现为较高的NEXT。
图6 5 mil间隙下单端事件/传输信号、NEXT/FEXT的比较(蓝色图);50米差距(红色地块);没有空白(黑色图)。由于穿过间隙的迹线紧密耦合，较高的入射反射表现为较高的NEXT，但在这两种情况下，FEXT幅度几乎没有增加。
尽管在50 mil的间隙中，NEXT脉冲有显著增加，但在两种情况下，与没有间隙相比，FEXT幅度几乎没有增加。与NEXT电压不同，FEXT电压的峰值随耦合长度而变化。当它的振幅在一定的时间延迟(TD)增长到相当于攻击者上升时间50%的电压时达到峰值。
同样地，攻击者波形将FEXT电压耦合到受害者上，FEXT将噪声耦合回攻击者上，影响上升时间，如图所示。由于叠加，远端的攻击波形是FEXT电压和在没有耦合的情况下将出现在TD处的原始传输波形的总和。由于远端距离为2.65英寸，FEXT正在接近饱和。
如果我们将最后一个传输线段(TL45)减少到100 mils，然后在间隙段(SnP11)前后进行探测，如图7所示，我们可以更好地理解间隙对FEXT的影响。
红色图为入射信号(V7)，上升时间为20ps，青色图为远端发射信号(V8)。浅蓝色的图是V5的NEXT，浅绿色的图是远端FEXT (V6)。深蓝色图(V15)为TL44后的发射信号，为V13节点的攻击信号。由于间隙部分有一个更高的特征阻抗跨越间隙，我们观察到一个超调引起的增加反射长度的间隙。
橙色图(V13)显示负FEXT脉冲，与V15侵略者的上升边缘一致。它还显示了增加的NEXT脉冲与V15上的正反射相吻合。当攻击者信号通过间隙段传播时，反射的额外电压摆动增加了FEXT脉冲的幅度，反向形状反映了反射脉冲的形状，如深绿色图(V14)所示。然后，FEXT脉冲耦合回攻击者信号，并在它离开耦合部分时降低上升时间，如洋红色图(V16)所示。
攻击者信号通过最后一个传输线段(TL45)传播后，FEXT脉冲的幅度与长度成比例增加。在这种情况下，它没有最大化，因为最后一段只有100密耳。
结论是，当信号穿过分裂平面时，传输信号看到阻抗失配，导致正反射的时间等于gab的长度，这增加了FEXT脉冲的幅度和形状，从而降低了传输信号的上升时间与FEXT脉冲形状成正比。
图7各结点NEXT/FEXT和传输信号的单端瞬态响应。
分割面和沿分割边缘分流的回流电流的组合形成了一个有效的槽天线，它将辐射噪声。满足FCC B级辐射发射在3米;辐射噪声必须在30-88兆赫之间低于100微伏/米，在216兆赫- 1兆赫之间低于200微伏/米。在这种低电压水平下，不需要太多电流就会导致EMC失效。
由于微带几何图形中迹线的返回电流在穿过分裂平面时是不连续的，因此产生的任何噪声都将辐射到自由空间，因为迹线以上没有屏蔽层来包含它。我们可以使用Momentum 3D查看器查看相邻参考平面上的返回电流行为，因为它穿过分割。
图8比较了当4 GHz正弦波信号穿过左侧50 mil间隙和右侧5 mil间隙时，SE返回电流密度在参考平面上的表现。之所以选择这个频率，是因为它是我们可能在典型的4层PCIe板上发现的8gt /s PCIe Gen 3链路的奈奎斯特频率。当一条迹线从端口1驱动到端口2，而端口3和端口4终止时，我们可以清楚地看到参考平面上的返回电流密度在分裂时的表现。
我们注意到在裂口处受害者痕迹边缘的电流密度略有增加。这表明，在邻近的跟踪上返回的一些当前信息会导致前面讨论的额外NEXT脉冲。仅从这张图来看，用单端驱动轨迹穿过分割平面可能不是一个好主意。
图8示例:当4GHz SE信号穿过50 mil间隙(左)和5 mil间隙(右)时，参考平面上的返回电流密度如何表现。
图9比较了当4 GHz信号穿过左侧50 mil间隙和右侧5 mil间隙时，差分返回电流密度在参考平面上的表现。正如我们所看到的，最大电流密度集中在微分对之间的平面分裂边缘，少量沿分裂扩散。
图9示例:当4GHz差分正弦波穿过50 mil间隙(左)和5 mil间隙(右)时，返回电流密度在参考平面上的表现。
图10为端口1-2所接的迹线单端驱动，另一条迹线端接时L2、L3平面层电流流向。我们观察到，当电流方向从迹线的端口2到端口1时，L2上的回流电流在到达间隙的远端(端口1侧)时左右分裂。然后它绕过间隙，在跟踪下返回并返回端口2。
我们还观察到L3上有两个反向旋转电流。它们大约位于间隙的左右半部分的中心。它们是由电磁能量注入到平面腔体中引起的，由于沿L2上间隙边缘的反向旋转电流。我们注意到电流旋转的方向在L2上与L3相反。
但是，当两个迹线不同地驱动时，如图11所示，我们看到电流沿着间隙的每一半流向相同的方向。我们还注意到电流的旋转在L3上的一个方向上，在差动对之间的中心和在间隙的中间。
结论是，即使当两条走线以不同的方式驱动时，沿间隙边缘仍有电流流动，将噪声注入空腔并辐射到自由空间，从而产生电磁干扰。
图10从端口1到端口2连接的迹线单端驱动，另一条迹线两端终止时，参考平面L2和L3的返回电流流
图11两个迹线驱动差时，参考平面L2和L3的返回电流流
到目前为止，我们所分析的差分对场景都假设存在完美的对内斜匹配。但在现实生活中，这种情况很少发生。如布线长度不匹配、纤维编织效应、连接器引脚长度差异或回程通孔的不对称放置等问题，当差分走线改变层时，将导致对内倾斜。当这种情况发生时，一些差分信号会被转换为常见信号，如图12所示。这个量与有多少对内偏斜有关。
在一个完美平衡的差分对中，Vdiff是P/N信号之间的电压差。如果它们正好180度相位差，则产生的差分电压是两倍，并且没有共同电压。
瞬间有歪斜;它们不再有180度的相位差。当取差值时，差分信号失真并产生共电压(Vcom)。Vcom的大小和形状与相移量成正比。当P和N完全同相时，有0%的差电压和100%的共电压。
由此产生的公共电压也需要一个电流返回路径，如果它被中断，它的返回电流就像一个单端返回电流穿过一个分裂平面。
图12由于P/N相移导致的差分到通用信号的转换称为斜移。
PCIe外部布线规范，修订1.0[2]最坏情况下倾斜预算是单位间隔(ui)的21%，其中一个ui等于位时间。对于8GT/s的PCIe gen 3，使用0.21 UI可以计算出26.3ps。
通过对50 mil间隙模型应用等效37.8度的对内相移，将结果与平衡情况进行比较，如图13所示。正如预期的那样，当共有电压穿过分裂平面时，共有返回电流表现为穿过分裂平面的单端迹线，类似于我们在图8中看到的情况。唯一的区别是没有100%的共电流，所以我们看到一些差分返回电流。
图13当差分26.3 ps对内偏斜引入时(左)与无偏斜情况(右)相比，差分返回电流在参考平面上的行为示例。
最后，要解决的最后一个论点是，如果有一个相邻的地平面，在它和分裂的电源平面之间有一个非常薄的电介质，它将作为一个穿过分裂的更好的返回路径。从逻辑上讲，从信号完整性的角度来看，这是有意义的，因为走线的阻抗将按比例降低介电厚度之间的走线和参考平面跨越分裂。
在前面的例子中，我们假设有一块0.062英寸厚的4层板。这在很大程度上决定了堆叠的内芯电介质层的厚度。为了使参考平面通过间隙更接近功率平面，PCB层数需要增加到至少6层，以保持对称堆叠和0.062英寸厚度。
如果我们减小间隙下的介电介质厚度，并重新模拟5 mil间隙场景，我们可以看到图14中总结的结果，其中一条线是单端驱动的。薄电介质选择为2密耳;表示常用于功率面去耦的埋电容芯层合板的通用厚度。当加上5 mil厚度，H1和1.2 mil厚度的电源平面，如图1所示L2，我们得到8.2 mil的总介电厚度下的缺口。
在左侧，我们观察到大部分返回电流被转移到参考平面L2的间隙周围。在右边，当信号穿过间隙时，我们看到大量的返回电流在参考平面L3的迹线下流动。但是仍然有一些电流在L2参考平面的间隙周围被转移，因此仍然会辐射一些噪声。
图14介电厚度在间隙下减小时，SE回流电流密度在参考平面上的变化示例。在左边，大部分的回流电流被转移到L2的间隙周围。在右侧，当信号穿过间隙时，大部分返回电流在L3的迹线下流动。但是仍然有一些电流在L2参考平面的间隙周围转移。
从信号完整性的角度来看，反射和NEXT的数量几乎减少了一半，如图15所示。传输信号的上升时间衰减较小，FEXT也得到了改善。
图15 5 mil间隙下SE入射/透射电压、NEXT/FEXT的比较厚介电(H2=45密耳蓝色图)，薄介电(H2=2密耳红色图)与无间隙(黑色图)相比。正如预期的那样，更接近L3会导致更少的入射反射和NEXT，同时最大限度地减少传输信号和FEXT的上升时间退化。
总结与结论
回到最初的辩论，谁是对的?事实证明双方都是对的。本文探讨了微带几何中信号穿过分裂平面的几种情形。从信号完整性的角度来看，在一定的警告下，微带迹穿过分裂平面是可以的。对于本研究中模拟的例子，只要分裂平面之间的间隙最小化到5密耳，并且非常薄的电介质用于电源接地相邻层，就没有明显的串扰增加。根据你的噪音预算，你可能会侥幸逃脱。
但就通过EMC而言，还有更多的风险和疑虑。在参考平面中，绝不会有一部分返回电流沿分叉边缘流动，因此仍然存在电磁干扰的风险。因为实际的设计有许多相互依赖的因素影响最终的性能，所以很难想出一个通用的规则来说明如果你这样做，并最小化你在任何情况下都没问题。
作为微带拓扑的一般规则，似乎最好的做法是仍然远离交叉分裂平面。当你不能更详细的分析应根据实际布局和堆叠板;或者寻找其他可以减轻噪音辐射的替代品;比如增加额外的外部屏蔽。
最后，这就是我对工程的一贯看法。”正是那些你不知道自己不知道的事情会毁掉你的一天。“这篇论文试图强调的是，在今天的高速设计中，我们不能再仅仅局限于信号完整性、电源完整性或EMC。我们必须考虑这三个学科，并接受教育，或至少了解它们中的每一个。如果我们只关心信号的完整性，而不了解EMC，我们可能会得出错误的结论，最终产品很可能无法通过EMC合规测试。
参考文献
- Keysight高级设计系统(ADS)[计算机软件]，(版本2016:http://www.keysight.com/en/pc-1297113/advanced-design-system-ads?nid=-34346.0&cc=CA&lc=eng
- PCI Express®外部布线规范，修订1.0,2007年1月4日