本文是2017年EDI CON USA优秀论文奖的入围作品。
随着串行链路接口(如PCI Express®(PCIe®)Gen 4)的数据速率进入两位数，设备建模、互连建模和分析方法必须继续发展，以解决当今工程师面临的日益缩小的设计边际和日益具有挑战性的遵从标准的问题。为了减少风险和优化设计，将分析尽可能地向上游移动是至关重要的，以实现权衡、可行性研究、组件选择和约束捕获。
链路中SerDes发射机和接收机均衡的精确建模对于获得真实的仿真结果至关重要，包括在几乎所有高数据速率串行链路中都存在的复杂自适应均衡。互连建模也面临着新的挑战，通过阵列需要全波3D解决方案，以便准确地描述其复杂的通过存根和耦合行为，可能会使提取时间从几分钟到几小时或几天。在模拟之后，通常需要进行特定于接口的后处理，以检查发射机、通道和接收器遵从性标准。
本文提出了创建串行链路预设计的“虚拟原型”的方法，以及如何创建与之相关联的互连和SerDes模型。我们将讨论如何利用IBIS-AMI模型，以及在您需要时它们不可用时如何构建您自己的模型。它还涵盖了最新的互连提取技术，在控制计算时间的同时，为您提供“所需的全波精度”，以及如何使用基于标准的遵从套件来自动化后布局分析和高级接口(如PCI Express Gen 4)的签名。
随着数据速率的不断加快和电源电压的不断减小，用于解释逻辑的“单位间隔”(UI)已经大大压缩了(参见图1)。
图1 -各种PCI Express数据速率运行通过8”FR4带状线
随着可处理的余地减少，将信号完整性(SI)分析过程进一步向上游移动变得越来越重要，以便在设计过程中更早地解决问题和挑战，从而减少过程后端的风险。这需要一些传统方法的转变，以及建模序列化器/反序列化器或传输和接收高速信号的“SerDes”设备的新技术。这一前期工作的成果是优化设计的材料清单(BOM)，以及实现约束驱动的印刷电路板(PCB)物理布局过程的约束。结合高效的布局后互连提取和自动化合规检查，目标是能够自信地签署设计到制造，没有重大的意外或进度影响，并实现硬件的成功，同时避免昂贵和耗时的重新旋转。
用“自上而下”的方法向上游移动
在这样的数据速率下，一个成功的接口方法的关键元素是将起点大大高于传统的布局后验证步骤。有一个错误的概念，认为在传统的“自底向上”方法中，只有在完成详细的PCB布局之后，才能进行有意义的分析。在硬件设计环境中的实际情况是完全不同的。
当布局设计师完成布局后，通常会有一到两天的短时间，来自不同学科(机械，热，信号完整性，电源完整性，EMI)的工程师可能有机会做最后的检查，并提供一些最后的输入布局。但通常会有来自项目经理的相当大的压力，要求在指定的时间段内将Gerbers释放到PCB制造商，组装车间将排好队订购组件，接收这些裸板进行组装和测试，软件工程师将等待硬件进入实验室，以便他们可以尝试最新的软件版本。换句话说，当PCB布局最初完成时，供应链依赖关系的完整Domino效应将被捕捉到项目经理的甘特图中，此时可用于执行详细SI分析的时间将很短。通常情况下，您更可能会“运行分析，直到耗尽时间，然后发布”，而不是“运行分析，直到您对接口的工作感到满意，然后发布”。
为了在PCB设计过程的压缩后端完成关键接口的可靠签名，准备工作是至关重要的。一种策略是“自上而下”，并建立一个早期版本的模拟testbench串行连接的接口,事先的后期阶段(见图2)。这可以开始上游的详细原理图捕获,在BOM早期阶段,当你得到一个初步的理解并行转换器和协议(例PCI Express创4),将被用来发送和接收信号,一般系统的分区,有多少多氯联苯将构成信号通路,以及连接器可能会被使用。在这个早期阶段，系统中所有块的详细模型都不是关键的，最初可以使用“占位符”，并理解它们将在以后更多细节可用时被替换。(法规遵循套件是您早期测试平台的一个丰富的初步模型来源，本文后面将对此进行讨论。)简而言之，如果你能在一张餐巾纸上画出界面，你就应该能够构建一个早期的模拟测试平台。这种自上而下的方法的好处是多方面的:
- 它让你可视化整个系统，以及将被穿越的信号路径。
- 它可以帮助您识别完成整个模对模信号路径所需的所有模型，因此您可以致力于获取它们之前你需要他们。
- 得到某物早期运行可以使您提前设置模拟测试台，因此整个过程的后续运行主要是更新拓扑中的模型和更详细地重新运行模拟。当时间很短时，这在流程的后端节省了大量时间。
图2 -一般设计方法
有了串行链路拓扑的初始原型，并且至少有了分配给各个块的占位符模型，您就应该有了一个以目标数据速率模拟和传递通信的测试台。现在，随着设计过程的进行，工作开始用更详细、更真实的模型取代模型。这些模型通常属于以下一类:
- SerDes发射器和接收器的IBIS-AMI模型
- 离散的Spice模型(如交流耦合帽)
- 包
- PCB的痕迹
- PCB通过
- 连接器
第一步是在拓扑中各种块所需的模型与库中现有的模型之间进行差距分析。用您所拥有的模型来扩充您的测试工作台，并验证它们是否进行了清晰的模拟。接下来，列出缺少的模型，联系模型供应商(可以是内部的，也可以是外部的)，并对所需的模型提出请求。记录你曾经联系过的人，联系的日期，以及模型的状态。当您获得它们时，相应地扩充您的测试工作台。
出于本文的目的，让我们假设我们正在处理一个PCI Express Gen 4串行链路，运行速度为16Gbps。让我们还假设我们能够从您的供应商那里获得交流耦合帽、封装和连接器的模型，以及SerDes接收器的IBIS-AMI模型。这样就剩下PCB轨迹和通孔，以便最终设计电路板，以及用于您的发射机的IBIS-AMI模型，我们将假设目前无法从供应商获得该模型。让我们首先讨论PCB结构。
PCB互连的预布局建模
PCB迹的建模可以从获得建议的堆叠开始，包括材料、介质和导体厚度、阻抗、线宽和串行链路差分对的间距。接下来，确定串行链路的主要路由(通常与接地面相邻)将位于哪一层，以便您可以根据需要生成微带或带状线模型。有了这些信息，下一步是估计互连的长度。为此，“平面图”或PCB的粗略放置是有用的。地板规划工具将使您能够输入基本的PCB轮廓，堆叠，允许您从您的足迹库中放置部件，甚至定义一些简单的网，所有这些都不需要正式的设计，完成的原理图，或网表。
在查看楼层规划时，不要忘记交流耦合帽。它们是位于板的顶部(SerDes设备通常驻留的位置)，还是与大多数其他分立设备一起位于板的背面?这种选择将导致不同的via配置，因此在这一点上需要仔细考虑。在整个系统设计的背景下，表面贴装连接器也属于这一类。
从平面图中，找到串行链路的曼哈顿长度作为PCB长度的起点(参见图3)。将此信息输入到SI工具中，以生成主PCB跟踪路由的w元素模型，并将其放入SI测试台中。
图3 -从平面图中提取曼哈顿长度用于预布局轨迹建模
对测试台所需的任何其他轨迹模型重复此过程，包括微带扇出轨迹、连接到交流耦合帽任意一侧的轨迹等等。
在标称PCB轨迹模型到位后，可以将注意力转向通孔。通孔是双位数、千兆串行链路的关键部分。它们通常代表整个信号路径中最大的“减速带”，将插入和返回损失最小化对以两位数的数据率成功通过流量至关重要。在某些有限的情况下，可以通过仅微带路由消除通孔，但通常情况并非如此。高数据速率串行链路的通孔数量当然应该被最小化，但它们通常不能被消除。
钻头直径、垫块尺寸、防垫设计以及与地面通孔的接近度都是关键因素。通孔的一个关键考虑因素是存根长度，或通过通孔的信号路径的未使用部分，这可能导致通道中的反射。通径根长度可以通过精心选择布线层、利用盲通孔或回钻来控制(见图4)。
图4 -通过结构参数优化
这些关键参数的自动清除可以显著加速串行链路的优化设计。一旦确定了所需的通径结构，就需要捕获它，以便在PCB布局中实现它。通过设计参数传递这些参数的自动化机制是非常有益的，因为它确保了它们在物理布局中按照预期实现，将是“设计正确的”，并且通孔对最终眼图的影响将被最小化。
IBIS-AMI建模
对于我们假设的PCI Express Gen 4串行链路，初始PCB跟踪和通径模型已经就绪，剩下缺少的部分是发射器的IBIS-AMI模型，其中“AMI”代表算法模型接口。顾名思义，IBIS-AMI模型有一个“电路”部分，用传统的IBIS (I/O缓冲区信息规范)格式定义，还有一个“算法”部分，用AMI格式定义。这两者对于完整的模型都是必需的。
电路或模型的IBIS部分用于描述发射机的电压波动、输出阻抗、寄生和上升/下降时间特性。这些信息应该在你的SerDes发射机的数据表中。假设数据表显示摆动在50欧姆负载下约为1V差分，单端输出阻抗为50欧姆，pad电容在0.5pF范围内，单端上升/下降时间约为20ps。作为起点，将其放入标准IBIS模型相当简单(参见图5)。
图5 -初步IBIS模型
该模型的算法或AMI部分用于描述发射机的均衡行为。在PCI Express Gen 4的情况下，这包括前馈均衡(FFE)，或“去强调”。FFE将包含多个“tap”，表示产生弱化行为的主驱动和增强驱动，增强过渡位(例如0到1过渡)和弱化稳定状态位(例如连续多个1):参见图6。
这些龙头的强度通常用系数来描述，这表明了它们与主龙头相比的规模。
图6 -带有PCI Express预设的FFE和发射器波形
IBIS-AMI模拟工具通常包含直接生成AMI模型的实用程序，将上面描述的信息作为输入。同样，这些信息通常可以在SerDes发射机的数据表中找到。假设感兴趣的发射机使用与PCI Express规范中描述的类似的去强调设置，则可以使用前面描述的自动化实用程序，快速使用上面所示的tap系数直接生成AMI模型。
使Constraint-Driven设计
在构建了预布局测试台、填充了相关模型并产生了真实的仿真结果之后，是时候获得适当的约束来驱动和控制串行链路的物理布局了。这可能会导致测试台的一些改进和迭代，以便添加额外的细节，这是预期的。此时的方法是参数化测试台的关键元素，扫描它们以量化它们对整体接口性能的影响，并约束这些参数以确保我们的设计在完成时满足规范。在PCI Express Gen 4的情况下，核心要求是眼睛高度至少为15mV，眼睛宽度为0.3UI(对于16Gbps数据速率约为19ps)，目标误码率(BER)为1e-12。
那么什么类型的参数是需要扫描的呢?让我们从SerDes设备开始。他们通常会有电路模型，硅工艺/温度/电压(PVT)的快速和缓慢角参数，所以这方面应该被覆盖。如果您是PCB的设计者，可能不需要修改或控制它们，但它们的影响应该在扫描模拟中考虑到，因为您的PCB将需要在这些条件下工作。另外，如果您能够获得覆盖互连寄生的最小/最大范围的serde的包模型，那么也应该包括这些包模型。同样适用于连接器和交流耦合帽型号。
对于PCB互连，从发射机的足迹，并工作到接收器的方式。今天的器件有很好的引脚间距，为了从零件“爆发”或“扇形展开”，经常需要降低差对的线宽和间距。这些几何图形通常会有一个不同的(更高的)阻抗比在主板的主要部分，所以这将强加阻抗不连续。扇出跟踪在引起问题之前可以持续多长时间?这也需要在链路的接收端考虑到。
一旦在主板的主要部分，差速器对的线宽和间距应该被扫描，以复制PCB预期的阻抗公差(+/-10%是常见的)。此外，将所有的不同轨迹保持在一起可能是不切实际的。它们可能需要彼此分散，并短暂地断开耦合以绕过障碍物，甚至连接到交流耦合帽上。这将改变特性阻抗。他们能分开多久?瓶盖的别针多长时间能摆脱痕迹?这对结果有重大影响吗?
帽子在哪里?在发射机附近吗?接收器吗?这有关系吗?清扫位置可以量化效果。微分对的正极和负极之间的长度公差是多少?路由长度需要匹配到+/- 1mil在布局?或者允许10或20密尔的差异可以吗?
记住，弄清楚什么不重要和弄清楚什么重要一样重要。
串音对串行链路接口有很大影响。如果电路板上有足够的空间，那么只需在差频对周围施加足够的空间限制，就可以解决串扰问题。但许多设计过于密集，无法适应这种方法，这意味着需要考虑到差分串行链路的其他信号的间距和耦合长度。
链接的总长度是另一个基本因素。SerDes设备的均衡化设计是为了抵消损耗互连，但它们所能做的是有限制的。要确定的一个非常重要的参数是，在产生符合规范的结果的情况下，整个路由可以多长时间。
这些考虑并不是要考虑的限制条件的详尽清单，但提供了一个良好的开端:
- 扇出布线线宽、间距、长度
- 主路由层分配
- 标称差分线宽和间距
- 阻抗宽容
- 马克斯非耦合长度
- 马克思通过数
- 微分相位宽容
- 交流耦合帽到发射机或接收机的最大长度
- 整个串行链路路由的最大长度
- 与其他信号的最小间隔和最大耦合长度(并行度)
- 通过结构定义
将这些参数合并到预布局的测试台中，可以对它们进行扫描，并对它们的影响进行量化。这项工作的交付成果是一个现实的、可实现的、量化的约束集，可以导入到物理布局过程中，并由布局设计师使用自动化设计规则和电气规则检查(DRC/ERC)来控制关键串行链路接口的位置和路由。
布局设计人员通常会要求放宽或修改初始路由规则。这是设计过程中很自然的一部分，因为有时一些小的改变可以使设计更简洁、更高效。有了预先布局的测试工作台，调整一些参数、重新扫描和评估所请求的更改是否会显著影响空白应该是很简单的。这个“协商”过程可能会经过几个迭代循环，并可能会产生一个更好的最终产品(参见图7)。从SI的角度来看，最终目标仍然是路由设计干净地通过最后的验证和遵从性检查，并产生可接受的余量。
图7 -在布局中加入约束以实现约束驱动设计
高效互连提取
一旦完成了物理布局(或者至少路由了感兴趣的串行链路差分对)，就可以进行布局后验证。要做的一个决定是决定提取使用什么带宽。为了评估这一点，有必要考虑将通过链路传递的信号。PCI Express Gen 4规格的上升时间约为22ps，测量值为10%至90%。一个关于上升时间与信号带宽的经典表达式是:
BW (GHz) = 350 / Trise (ps)
对于PCI Express Gen 4的情况，我们正在寻找信号带宽至少16 GHz开始，并可能更高，因为我们考虑了均衡。大多数工程师会坚持要求最低带宽是数据速率的几倍，这将我们置于30至50 GHz的范围内。因此，就精确度而言，我们显然处于全波三维电磁场求解领域，特别是对于复杂的非平面结构，如耦合通孔。因此，最初的倾向是部署全波3D提取技术，用于这些类型的串行链接。
问题在于计算时间。正如前面所讨论的，在设计过程中，需要提取详细互连的点是在最后。设计周期的最后阶段通常是最具时间挑战的阶段，在这里你最不能承受长时间的计算时间。虽然从精确度的角度来看，三维全波方法需要复杂的通径结构，但对于长而均匀的传输线，如pcb中的线路轨迹，这种方法非常慢。快速的2D方法仍然适用于这些结构，所以在提取引擎方面存在基本的冲突。
最有效的技术结合了这两种方法，“在你需要的地方提供完整的波”，同时在长而均匀的传输线结构中部署更快、更简单的方法。这通常被称为“切割和缝合”方法，其中要提取的整体互连被分解为不同的区域，这取决于找到的特定互连结构。三维结构如通孔的区域用全波发动机进行标记，而长而均匀的传输线的区域则用二维技术求解。
图8 -将互连线分成多个区域进行切割和缝合
最终的结果被组合成一个最终的s参数，就好像整个网络是用一个完整的波引擎提取出来的。该技术的优点是，它提供了全波精度，同时提供的求解速度比仅使用3D全波求解器提取整个网络快一个数量级(或更多)。
此时，详细的互连模型可以插入到模拟测试台中进行布局后验证，替换在预布局阶段开发的PCB轨迹和via模型。
用IBIS-AMI模型进行模拟
在此过程中，SerDes组件供应商应该已经提供了所有缺失的IBIS-AMI模型，如果它们存在并且可用，则应该在模拟测试台中更新这些模型。现在重点转移到布局后验证。虽然现在我们似乎可以在所有最终模型就绪后简单地按下“模拟”按钮，但关于IBIS-AMI模型，通常还有一些事情需要考虑。
如前所述，IBIS-AMI模型的算法或“AMI”部分代表serde的均衡功能。在两位数的数据速率下，SerDes均衡技术几乎总是采用实时适应。为了对此建模，AMI模型通常会为用户提供多个设置，以便可以手动调整均衡，以最佳地驱动特定的通道。为了找出设置的最佳组合，这通常是“留给读者的练习”，SI工程师必须浏览多个组合并找出最佳工作方式。
对于更高级的AMI模型，模型本身将把部分或所有的适应性纳入通道模拟，密切模拟实际硬件的行为。但是，即使使用这些类型的自适应模型，仍然常常有需要审查和优化的设置。例如，考虑下面的情况，它使用一个包含连续时间线性均衡器(CTLE)、自动增益控制(AGC，有时称为可变增益放大器或VGA)和决策反馈均衡(DFE)的接收机AMI模型。
图9 -接收器均衡
在这个特定的模型中(参见图9)，每个子模块(CTLE、AGC和DFE)动态地调整它们的设置，因此您可能认为不需要手动干预。在默认设置下运行，可以看到以下内容(参见图10)。
图10 -初始信道模拟结果
虽然眼睛有一个开口，CTLE、AGC和DFE系数的图显示，它们在模拟过程中并没有真正收敛，而是继续反弹。初始设置AGC模块的适应速度是CTLE模块的两倍。将AGC的适应速度提高到4倍，CTLE的适应速度产生了这些结果。
随着AGC的快速适应，你可以看到所有三个模块(CTLE, AGC, DFE)的系数都稳定下来，并开始收敛。但是融合发生在大约15万比特的流量通过之后。因此，将接收器AMI模型中的“Ignore_Bits”参数的值从40000增加到150000将从结果中删除模拟的第一部分，因此分析工具将评估收敛结果，就像在实际硬件中发生的那样。这会产生如图11所示的结果。
图11 -融合接收器均衡设置
仅通过调整一些相互依赖的AMI适应模型参数，在目标BER为1e-12时，眼高从40mV提高到85mV，提高了100%以上(见图12)。
图12 -融合接收均衡设置的结果
这说明了与使用高级AMI模型进行模拟相关的一些微妙之处。用户仍然需要仔细查看由模型提供者提供的文档，理解对他们可用的可调设置，并相应地利用它们。
与均衡适应相关的另一个功能是回通道训练(参见图13)。许多高速串行链路协议使SerDes接收器能够评估发射机发送的训练模式的信号质量，决定它是否需要从发射机获得更多或更少的均衡，将该请求通信回发射机，然后接收另一个训练模式进行评估。这个过程重复多次，直到接收器对发射机设置感到满意，然后使用这些首选设置传输实际数据负载。
图13 -回通道训练
虽然目前的IBIS标准还不支持回通道功能，但IBIS正在进行BIRD(缓冲区问题解决文档)147的更新以支持这一点，该更新将被纳入IBIS规范的下一个版本。
考虑使用和不使用回通道训练的PCI Express Gen 4示例(见图14)。
图14 -初始信道模拟结果
显示的初始结果(红色)没有启用回通道。在这种情况下，发射机的AMI模型根据信道特性自优化其FFE分频系数，而接收机的AMI模型自适应是在整个信道仿真过程中实时完成的。第二个结果(绿色的部分)是启用了回通道训练，并明显地产生了更开阔的视野。值得注意的是，如果观察两种情况下使用的FFE分接系数之间的差异，就会发现在回通道情况下，FFE系数被调低了。例如，图15显示了前光标点击系数在回通道训练中的适应性:
图15 -回通道训练期间的FFE适应
在这里，您可以看到光标前的点击系数开始时的绝对值几乎为0.16，然后在回通道训练过程中，根据接收器的判断，降到0.14的范围。这使得接收器更高级的均衡功能可以做更多的“繁重的工作”，并最终产生更好的整体结果。这表明在信道模拟过程中启用回通道通信以及开发AMI模型的重要性，这些模型可以在实际硬件中密切模拟SerDes设备的真实行为。
自动化的合规检查
在完成详细的布局后互连并正确执行IBIS-AMI模型之后，可以将注意力转向对特定接口(在我们的示例中是PCI Express Gen 4)的遵从性检查。
每个接口都有一些需要满足的特定标准。在这种情况下，PCI Express规范为无源互连通道确定了许多与眼睛相关的时域标准、频域标准，以及满足特定抖动容忍掩码的能力。
单独评估这些标准可能非常耗时，特别是在需要多次运行以扫描角落和多个通道模型的情况下。常用串行链接标准的自动化遵从套件通常带有模拟工具，这些工具可以极大地加快遵从性检查的速度，并加快签署的时间(参见图16)。
图16 - PCI Express符合性检查
关键参数的自动扫描和符合性故障的标记(参见图17)能够更好地覆盖您的串行链接设计，并帮助确定任何剩余的关注区域。
图17 - PCI Express符合性结果
使用遵从性套件的另一个主要好处是能够在预布局阶段利用相关的模板。正如前面所讨论的，为可行性权衡建立一个早期测试平台是至关重要的。但是在这个阶段缺少一些必要块的真实模型是很常见的，有时需要使用“占位符”模型。自动化遵从套件提供的模板通常预先填充了现实的拓扑和模型，包括用于发射机和接收器的SerDes IBIS-AMI模型的规范级模型，这些模型是根据该特定标准的规范中描述的参考参数构建的。这些模板，以及与它们相关联的模型，为您的预布局测试台开发提供了一个极好的起点，帮助最小化启动和运行所需的时间，并减轻了完全从头开始的需要。
总结
具有两位数千兆数据速率的串行链路接口有其独特的设计挑战。自顶向下的分析方法，从预先设计阶段开始，是一种有价值的方法，可以减少相关的风险，并避免昂贵和耗时的重复。这项工作的成果是约束驱动的物理布局所需的布线规则。对通径结构需要特别注意，以控制插入和返回损失，并采用一种方法将已知的良好通径结构强制执行到布局中是必要的。IBIS-AMI模型需要表示这些数据速率下的自适应均衡和回通道功能，如果需要，可以根据规范快速构建。“切割和缝合”方法允许在布局后互连提取所需的地方部署全波精度，同时避免了端到端全波3D提取的计算损失。自动化合规套件可以加速串行链路设计的签署，同时也为预布局分析阶段提供了有价值的起点。
作者(年代)传记
肯·威利斯是Cadence Design Systems公司的产品工程架构师，专注于SI解决方案。他在高速数字电路的建模、分析、设计和制造方面有近30年的经验。在加入Cadence之前，Ken曾在泰科印刷电路集团、康柏电脑、Sirocco系统、Sycamore Networks和Sigrity担任工程、技术营销和管理职位。
确认
作者要感谢Cadence Design Systems的Kumar Keshavan博士和Ambrish Varma博士，感谢他们早期的IBIS回通道功能，以及在串行链路分析领域的其他贡献，不胜枚举。