高速SERDES接口以超过5gbps的数据速率运行在今天很常见，它们在单个印刷电路板和背板系统上的实现很好理解。通过使用链接预算、s参数度量和通道运行裕度(COM)参数，可以方便地设计此类系统[1-2]。在大多数应用程序中，对它们的实现有很高的信心以实现无错误操作是可能的。
该过程通常包括获取构成高速链路的所有元素的s参数。为了便于计算，通常的做法是将复杂的驱动程序与接收器互连划分为更小的部分。s参数的计算或测量，每个部分是孤立的。例如，器件封装、断线、器件引脚场中的PCB迹线、PCB引脚场外布线、PCB布线接近连接器、交流耦合电容、通孔和板对板连接器是最常见的部分。检查每个单独部分的s参数是否相互性、被动性和因果性，并将它们级联在一起生成一个复合链接s参数数据文件。然后将这些值与s参数指标进行比较，即插入损耗(IL)、插入损耗偏差(ILD)、返回损耗(RL)和插入损耗与串扰比(ICR)。如果链接值接近称为高置信区域的区域，则使用IBIS -AMI模型进行眼图模拟或COM (dB)计算将确认无错误的链接操作。如果通道s参数是边缘的，或者违反了普遍接受的要求，那么很容易识别出对此负责的部分并采取纠正措施。
在计算级联中多个截面的s参数时，一个基本假设是，每个“截面”的参考平面必须与相邻截面的参考平面具有连续的低阻抗连接。对于单个多层PCB来说是这样的，其中实地平面被用作所有PCB路由的参考。对于背板系统，当背板连接器有大量的“地引脚”时，情况也差不多如此。在某些情况下，这种假设只能近似地处理。这发生在处理高速存储卡时，例如非易失性内存快速固态驱动器(NVME SSD)。此外，在一些定制设计中，信号引脚优先于地引脚，以提高功能。连接器类型和可用的接地引脚数量可能很少，因此，到接地平面的低阻抗连接可能很难或不可能或无法实现。在这种情况下，重要的是要确保地平面共振不会发生在感兴趣的频率范围内，并减少这种共振可以有效激发的机制。
如果模拟或测量了完整路径的重要部分，则地平面共振的发生将表现为单端插入损耗曲线的下降。如果单独的部分被单独模拟或测量，然后级联在一起，它将不会显示出来。这很可能违反了ILD的要求，并且已经表明了糟糕的链接性能。其次，微分对的P和N成员之间的歪斜的存在，可以影响微分响应中这些共振下降的振幅和位置。印刷电路板纤维编织歪斜[3-4]会使这种效果更糟。最终的结果是链路性能的不稳定行为，可能因板而异，也可能因板而异。
本文描述了一个典型的SERDES设计流程，突出了涉及[1]的关键参数。接下来，我们将重新审视级联[3]中的网络理论。举例说明了其不适用的领域。测量和仿真在PCB上进行，PCB被设计成支持不同数据速率下的多个SERDES接口。详细研究了显示错误的多板接口之一，以说明地平面共振及其对眼图和误码率的影响。所有仿真均采用Ansys HFSS和Keysight ADS，并使用SERDES设备的内置BER和眼图显示工具进行测量。
Serdes设计流程和调试策略
一些SERDES设计测试后的语句示例:
•系统在10Gbase氪(10 Gbps)下工作，但不能在扩展模式(11.25 Gbps)下工作。
•系统在PCI Express Gen3数据速率下无错误运行，但无法在Gen4数据速率下运行
•在25gbps的速度下，除了两条跑道没有跑动错误
•10个板中有8个运行无错误
当我用力按连接器时，它似乎工作得很好
•我们增加了地面飞机和许多地面通道口，问题就解决了
要解决这些问题，理解SERDES设计流程是很重要的。在接收设备上，眼睛的宽度和高度受以下通道s参数特性[2]的影响(如图1所示)。
差分通道插入损耗(IL):
这只是由于插入信道而造成的信号功率损失。由于反射、吸收和辐射等原因造成了损耗，所有这些因素都造成了插入损耗。
退货损失(RL):
这是仅由反射引起的信号功率损失，是由通道中的阻抗不连续引起的。差分返回损耗优先，尽管一些标准也规定了对共模返回损耗和模式转换损耗的约束。
在微分对的P和N个成员之间倾斜:
这是差分互连的P和N部分之间的时间延迟。这可能是由于路径长度或两个部分P和N的传播速度的物理差异造成的，例如路由长度和连接器引脚延迟。虽然这些可以很容易地在PCB上纠正，但纤维编织效应[3-4]是导致斜度的主要原因。
插入损耗偏差(ILD):
有耗传输线的介电常数随频率呈对数增长。由于阻抗失配和其他因素，这种直线行为的偏差(在对数尺度上)会发生。限制这种偏差是很重要的。ILD定义为IL与最佳拟合衰减与频率特性的最大偏差。
插入损耗串扰比(ICR):
这是接收端IL与总串扰的比率。总串扰是通过取耦合的微分s参数值的功率和来计算的，即来自所有攻击者的FEXT(远端串扰)和NEXT(近端串扰)值。
图1:SERDES链路的主要s参数说明
除了上述主要参数外，模态转换参数，如差变共模损耗等也需要注意遵从性。
图2所示的通道物理属性对s参数和Eye图有直接影响。PCB轨迹类别包括(1)影响IL的轨迹类型(微带、带状线、边缘耦合或侧面耦合)，(2)影响ILD和RL的轨迹阻抗，(3)影响IL、RL和ILD的轨迹耦合(松、紧)，(4)影响IL的轨迹厚度和表面粗糙度，(5)影响IL、RL和倾斜的轨迹涂层，(6)影响IL和倾斜的轨迹弯曲，(7)影响ICR的轨迹间距，(8)影响ILD的轨迹参考平面。PCB材料影响IL和Skew。PCB通孔影响RL, ILD和ICR。交流耦合电容影响IL, ILD和RL。PCB堆叠，连接器和设备引脚断开影响所有五个参数。
在充分了解了可用选项和给定的成本预算之后，典型的设计流程如图3所示。最大数据速率和信令类型决定了奈奎斯特频率。对于二进制信号，它只是最大数据速率的一半。例如，当数据速率为16gbps时，奈奎斯特频率为8ghz。对于大多数涉及中长链接的应用程序，所关心的最大频率可以限制为奈奎斯特频率的两倍甚至更少。这是因为有损互连将充当低通滤波器。在非常低的损耗情况下，感兴趣的频率可以扩展到奈奎斯特频率的几倍。
图2:PCB影响s参数和睁眼的因素说明
图3:典型SERDES设计流程的说明。
对于所选的发射和接收设备，可以在适当的余量下确定最大允许插入损耗。这些信息可以从设备制造商或从使用IBIS - AMI模型的时域模拟中获得。一个典型的值是25分贝，尽管一些更复杂的设备具有多个级别的预强调，放大和均衡可以扩展到40分贝。一旦知道了这个数字，就对实际系统的IL进行估计或计算，并与最大IL进行比较。重要的是要包括从TX模到Rx模的整个互连。
一个大的ASIC，交流耦合电容和一个典型的连接器在10ghz下的插入损耗已经达到了3 dB或更多，因此，忽略它们将导致对IL的低估。如果这一要求没有得到足够的裕度，就有必要在一个方便的位置断开链路，并使用重新定时器或重新驱动程序。使用重驱动程序可以克服插入损耗限制，但会导致抖动。重新计时是更好的选择，因为信号得到了重新生成。插入损耗是所有参数中最关键的，必须尽一切努力在可能的情况下减少它。许多设计由于过多的插入损耗而失败，这是调试时要考虑的第一个线索。
接下来，应该检查ILD参数。它与差回损耗密切相关。由于互连路径的不连续，产生了较差的返回损耗。PCB通孔和连接器是主要原因，在实施时需要仔细注意。通过回钻或使用盲/埋通孔减少短管，通过地面通孔进行过渡优化和反垫优化成为必要。此外，稍后描述的参考平面共振可能导致ILD过高，应该检查系统以确保ILD在指定的界限内。
串音是下一个感兴趣的参数。重要的是它相对于IL的大小。一般来说，PCB上的迹线之间的串扰更容易控制。连接器和PCB通孔之间的串扰通常占主导地位，应进行验证以确保满足ICR要求。最后，其他参数如斜度，模式转换损失和眼图模拟结果应检查足够的裕度。
在调试SERDES性能问题时，需要检查图2中的每个步骤以找出原因。
重新检查级联网络s参数
对于一个由集总元件组成的电路，我们知道级联连接的链矩阵(ABCD)表示仅仅是每个元件[5]的链矩阵的乘积。本文称之为“级联理论”。这一事实已扩展到适用于均匀传输线，是一个极好的近似，其中集中元素表示成立。它甚至被扩展到适用于任何具有s参数文件的结构。复杂的多板互连的模拟总是通过各个子部分的级联链矩阵来进行。在大多数实际情况下，这又是一个极好的近似。
这种方便的方法也有一些例外。当处理阻抗相似但物理尺寸截然不同的两条传输线的连接时，出现了一种情况。当两个截面之间出现突然的不连续时，它们的s参数不能孤立地计算。不连续区域必须模拟成一个实体。
另一个重要的例外在图4中说明。在这里，首先在连续的矩形平面上模拟一条50欧姆微带传输线(17密耳宽，2密耳厚)与空气介电基板(4密耳高)，以获得参考(红色曲线)。然后将参考平面分成3部分。A部分的参考平面与C部分的参考平面宽度相同，B部分的参考平面宽度为20 mils。利用三维EM软件分别计算各零件的s参数，并进行级联。这个结果与红色曲线难以区分。接下来，整个结构被模拟为一个整体。图4中蓝色曲线所示的IL结果显示了在~6 GHz时可注意到的共振。
图4。插入损耗剖面中的共振图
图5。“地平面阻抗”示意图
为了更仔细地检查，我们去掉了图4的微带痕迹，并模拟了包含a、B和C段的地平面结构。在A和B的交点处放置一个集总间隙激励，这是为了获得B和C部分相对于A的“阻抗”。图5绘制了3种不同情况下的返回损耗。在第一种情况下(蓝色曲线)，如图4所示，可以看到三个共振下降，只有其中一个对插入损耗影响最大。由此我们可以得出结论，多重共振总是存在的，但并非所有的共振都是有害的。
在第二个例子中，一个B段的副本被放置在B段附近，作为a和c之间的额外桥梁。这是模拟一个额外的接地连接。图5中绿色曲线显示的结果仍然显示相同的共振，但振幅要低得多。这意味着增加另一条接地路径将降低“阻抗”。
在最后一个例子中，A和C之间引入了B部分的多个副本，以模拟许多离散的接地连接。图5中红色曲线显示的结果现在显示了一个非常低的阻抗，这是所需要的。
因此，很明显，为了“级联理论”的适用，一个截面的参考平面必须与相邻截面的参考平面具有连续的低阻抗连接。这是使用连接器时出现的情况，其中地引脚是互连两个pcb参考平面的唯一手段。
测量与模拟
测试设置包括一个多板系统，包括一个PCI Express PCB和一个NVM Express SSD模块，如图6-7所示。该模块包括4个Tx和4个Rx差分端口，一个差分时钟输入和许多其他信号。所有高速引脚都位于连接器的一侧。为了方便测试接口，设计了一个简单地将Tx和Rx通道连接在一起的物理环回板。接口以16 Gbps的数据速率运行。使用一个prbs-31位流作为数据，驱动器Tx振幅设置为其最大值，没有前后强调。关闭了接收机中的接收机DFE(决策反馈均衡器)。
测试了10种不同的系统。在所有情况下，在不同的车道上，衡量的睁眼程度都有很大的不同。其中一条跑道在大部分的板子上都显示出了错误。它也有可能使无错误的Tx驱动强度的适当组合，前后强调水平与接收机DFE打开。它也没有显示prbs-7模式的错误。另一条跑道在几块板子上出了故障。然而，在10gbps的较低数据速率下，所有通道都显示无错误运行。简单地说，在16gbps下的运行并不一致。
模拟了在大多数pcb上始终失效的一个lane。它显示了在连接器输入端的非对称路由，这是它与其他更可靠的通道相比的主要区别特征。为了克服“级联理论”的局限性，没有使用传统的主板+连接器+子级联连接。相反，环回模块、连接器和主板的一小部分被模拟为一个实体(图7)，以给出s参数模型(称为B)。
图6。测试多板系统的说明。
图7。NVM Express模块的特写视图。
其余互连(包括设备)分别进行模拟，得到s参数模型(称为A)。整个链路s参数模型是通过将s参数模型A和B级联在一起创建的。
该差分对的计算返回损失如图8所示。近端和远端值用不同的颜色表示。在奈奎斯特频率范围内，差分返回损耗< -10dB的普遍接受值被违反了。图9所示的计算出的ILD值也违反了在~6.4 GHz时2 dB的普遍接受值。这两个数字已经表明，该系统不在“高置信度”区域。
图8:计算的差分返回损失(近端和远端)
图9:计算的差分返回损失偏差。所选通道的计算插入损耗如图10所示。可以观察到多个谐振，其中在~6.4 GHz处的尖锐谐振是值得关注的，因为它发生在Nyquist频率8 GHz之前。
图10。计算一个多板差分对的插入损耗。
对于这个差分对，其中一个连接器接地引脚通过一个0欧姆的电阻连接到接地。计算电流分布显示，在这个谐振频率下，环回板接平面和这个连接器接脚上有很高的电流密度。
对环背板接地面的模拟表明，在感兴趣的频率范围内存在共振。然而，基于共振的振幅及其位置，不可能将其与观察到的插入损耗的下降联系起来。在第二次仿真中，用共模信号模拟了与穿过两板的差分网相邻的地引脚。这个模拟显示了几个接近插入损耗下降的频率的共振。这一观察表明，即使可能存在地平面共振，但共模电流激发的地平面共振可能是不稳定行为的原因。
图10中还显示了计算得到的单端插入损耗。有趣的是，即使存在共振，如果两个网P和N的大小相同，并且完全不相位差，也不会对差分插入损耗产生影响。在这种情况下，在~6.4 GHz时，P和N迹幅不同，并不是完全失相。结果，差分插入损耗曲线的最小值虽然有所减小，但仍然存在。
该失效巷的实测眼图如图11所示。睁大眼睛显然不足以实现无错误操作。图12显示了相邻车道的测量眼图，显示了无错误操作。这张图显示了一个大得多的睁眼区域。
图11:失稳车道的实测Eye图
图12:无错误车道的测量眼图
使用IBIS AMI模型、设备包模型和图8的s参数的故障车道的计算眼图图如图13所示。它显示了一些令人瞠目结舌的误差，尽管不像测量结果那样戏剧性。
图13:故障车道的计算机眼图。
参考文献[7]已经表明，P和N迹线之间的倾斜会降低SERDES的性能。然而，也有研究表明，P-N偏移值接近单位间隔的一半或更多可以由自适应接收机补偿。这是建立在一个具有无谐振插入损耗特性的信道。
在本论文所考虑的例子中，除了一个例子外，单独使用自适应接收器没有显示出任何好处。它实际上增加了在没有它的情况下运行良好的车道上的错误。研究P-N偏斜对具有谐振特性的通道的影响是很有意义的。
虽然模拟纤维编织效果的方法是可行的，但使用了一种更简单的方法来预测最终结果。这是通过在单端迹P中添加一个理想的50欧姆传输线(如[7])来实现的。图10的差分插入损耗曲线在更窄的频率范围内重新绘制在图14中，以便清晰。标为0 pS的红色曲线与图10相同，代表了均匀介质衬底的情况。如果p线比n线长20 pS，绿色实线所示的结果增加了插入损耗的大小。如果斜度增加到30 pS(如蓝色曲线所示)，情况会变得更糟。如果p迹比n迹短20 pS，则由绿色虚线所示的结果降低了插入损耗的大小，并起到有利的作用。因此，可以得出这样的结论:P和N迹线之间的偏移对谐振频率处的差分插入损耗有显著的影响。本工作所用的板采用1078编织风格的单层层压板。纤维组织斜度值在7 pS/英寸范围内可预期为[4]。 For the trace lengths of the current board, fiber weave skew in the order of ~20 pS can be expected in a worst case. An eye diagram simulation of Fig. 13 with 10 pS of added skew showed a fully closed eye.
图14。图10中高亮显示区域的放大视图。
结论
本文试图解释不同通道和不同板之间的多板SERDES性能差异的原因。虽然很明显，其中一些原因也是由于所使用的有源器件，但PCB本身预计将发挥重要作用。根据有限的经验，假设这种变化是由参考平面共振和主要由纤维编织效应引起的P-N倾斜共同引起的。
因此，一项缓解战略涉及两个标准。一是通过最大限度地增加连接器的接脚，确保多板接地面之间的低阻抗连接。如果这是不可能的，PCB技术，如使用多个接地通过垫和信号引脚之间的通孔将有所帮助。其次，在连接器输入和输出处强制差分路由的严格对称性，将确保遍历多个板的差分对的共模内容最小化。这也包括减少纤维组织倾斜的技术。
在模拟中，选择信号平面和参考平面近似连续的截面是很重要的。此外，除了差分插入损耗外，还应检查单端插入损耗数据。
参考文献
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