当今高速输入/输出(I/O)总线的数据速率不断提高，使得保持传输通道信号质量变得更加具有挑战性。这一挑战的原因之一是总线互连带来的寄生效应。在过去的十年中，电子互连的数据速率经历了戏剧性的增长——从1gbps到25gbps甚至更高——以满足现代网络应用程序和大容量存储对更多I/O带宽日益增长的需求。
进入序列化器/反序列化器(SerDes)，这是ic中使用的一种高速串行数据链路，用于序列化并行数据并以更快的速度传输数据。今天，千兆赫SERDES是用于高端计算设备的领先的芯片间和板间数据传输技术。PCI Express (PCIe)是一种高速串行互连协议，被认为可以克服传统并行总线中的许多限制，解决不断增长的带宽需求，并提供更高的性能。它通过在芯片之间提供可伸缩的点对点串行连接来实现这一点，同时在软件层保持与传统PCI的兼容性。虽然这对设计者来说是个好兆头，但它也带来了许多挑战，这使得信号完整性分析和符合性测试对于确保高信号质量绝对必不可少。
挑战:PCIe 3.0接口
PCIe是由PCI特殊兴趣小组(PCI- sig)维护和开发的标准，PCI- sig是一个由公司组成的社区，负责开发和维护外围组件I/O数据传输的标准化方法。开云体育双赢彩票第三代PCIe标准PCI Express Gen3 (PCIe Gen3)指定了一个运行在8.0 Gbps的高速差分I/O互连。它广泛应用于计算机和服务器。
图1图示为典型的PCIe Gen3链路。一般来说，信道可能是短而直接的，驱动器和接收器之间只有几英寸的互连，或者是长而复杂的。PCIe 3.0通道可以由1到32个通道组成。用于多个宽度的连接器(x1、x4、x8、x12、x16和x32，其中x表示通道)由PCIe标准定义。
图1。典型的8车道PCIe Gen3链路。
这里的挑战是，使用8-Gbps高速串行链路的PCIe可能会受到大量物理现象的影响。这种现象可能包括串扰、导致反射而引起抖动的阻抗不连续、码间干扰(ISI)和由不平衡传输线引起的模式转换——所有这些都可能导致大型系统中过度的电磁干扰(EMI)发射。
解决挑战
解决这一挑战需要一种PCIe接口模拟方法。进行仿真以确保满足接口规格，包括眼睛特性，并且比特误码率(BER)小于指定的最大值。
随着串行通道向高数据速率开云体育官网登录平台网址移动，基于IBIS-AMI模型的SI模拟方法被用来考虑不同的通道参数。IBIS- ami是SerDes物理层的建模标准，是IBIS 5.0规范的一部分。它支持快速、准确、统计显著的多千兆串行接口电路模拟。
一般来说，利用IBIS-AMI 5.0发射机和接收机模型进行时域暂态仿真，可以结合有损耗信道参数生成接收端眼图。根据PCIe 3.0的要求，将结果与接收到的眼罩进行比较。如果模拟眼的振幅和抖动在睁眼规范的范围内，那么就可以获得一个优于规定的BER，通常是10^12-10^17。该模拟用于SI分析和符合性测试，以优化PCI-SIG规范的PCIe Gen3通道性能。
具体来说，用于PCIe接口的仿真方法有:
信道仿真
本文提出的分析方法涉及暂态模拟，其长度由信道损耗量和反射强度决定。PCIe模拟运行在8 Gbps (UI=125 ps)与IBIS-AMI模型在发射机(Tx)和(Rx)，包括抖动在Tx和通道长度为6英寸。在8 Gbps;然而，由于互连的长度显著，决策反馈均衡器(DFE)和前馈均衡器(FFE)， IBIS规范已不足以表示Tx和Rx电路。为了克服这个问题，开发了IBIS的扩展IBIS- ami(算法建模接口)。
恐慌
在串行通信系统中，时钟与传输的数据一起嵌入，时钟数据恢复(CDR)电路用于恢复接收端的时钟。锁定正确的数据很大程度上取决于数据和时钟之间的对齐。抖动对误码率有重要影响，可分为随机抖动(Random Jitter)和确定性抖动(Deterministic Jitter)。为了模拟误码率的精确估计，这两个抖动元素必须包含在模拟中。
均衡
PCIe 3.0规范包括在发送端和/或接收端执行均衡的规定。这样做是为了减轻ISI的影响，从而最小化误码率。在均衡过程中，信号通过一个频率响应等于信道的反频率响应的滤波器。应用高增益来抵消较高频率下的信号衰减。换句话说，均衡是一个自适应滤波器，其系数取决于运行时，取决于物理通道(图2)．
图2。在发射机和接收器处的PCIe 3.0均衡。
去强调和预拍摄
PCIe使用发射去强调来补偿高频信道损失。根据电压电平Va(去强调)和Vb(平坦电平)来定义去强调波形。图3显示当二进制输入流应用于3-tap FIR滤波器时产生的输出信号。注意，输出在输入位流极性反转之前和之后取不同的值。与这些事件相对应，PCIe 3.0规范定义了新的术语表1。电压Va、Vb、Vc和Vd分别对应于去强调、平电平、预发射和最大升压事件。
图3。淡化和预拍摄。
PCIe 3.0术语 |
输入信号的对应条件 |
|---|---|
不强调(Va) |
在极性倒转之后出现了一个升势 |
平面(Vb) |
当传输相同极性的位元时，将出现恒定电压 |
摄影做(Vc) |
在极性倒转之前出现了一个升势 |
最大升力(Vd) |
当极性反转仅为一个位间隔时，就会出现一个主要的增益 |
表1。不同的均衡术语。
PCIe信号完整性分析
为了执行SI分析，首先使用电磁(EM)求解器模拟PCIe连接器、八车道数据总线和封装。然后提取s参数数据。从这些数据中，从SI的角度分析了重要因素，包括:阻抗匹配、反射、衰减、阻抗失配、传播延迟、串扰和连接器的对准形状。接下来，所有这些数据被重新组合，并以8 Gbps的比特率生成伪随机比特序列(PRBS)。
在本文中，分析中使用的高速数字(HSD)板是一个12层的高速FPGA数字板。信道网络中的噪声主要影响系统的抖动性能。这会导致信号质量下降。对于水平和垂直过渡，如导线键合，通过阵列，封装和印刷电路板的焊锡球，生成用于SI和功率完整性(PI)模拟的3D模型。采用SIPro软件对PCIe 3.0八车道数据总线进行EM仿真数据提取。
全信道在PRBS随机数据输入下的暂态分析结果如图所示图4。该通道结合了先进设计系统(ADS)软件中连接器、八车道通道和芯片封装的EM提取数据。从眼图中可以看出，由于连接器的存在，信号在较长的传输路径中会减弱。输入信号为8 Gbps的PRBS-11串行数据。
图4。瞬态模拟设置和结果的完整通道。
PCIe兼容性测试
法规遵循是确保产品可互操作的必要条件。验证PCIe通道是否符合PCIe规范。不同的符合性测试参数列于表2．
信号 |
PCIe兼容性测试 |
发射机电 |
TX信号质量测试 TX预设测试 |
接收器电 |
接收机抖动公差测试 |
TX/RX链路均衡 |
发射机初始TX链路EQ测试 TX和RX链路均衡测试 |
表2。与PCIe规范的兼容性测试参数不同。
发射机电- Tx信号完整性
为了充分描述一个PCIe发射机，单位间隔(UI)时间、电压、眼罩、抖动、空闲定时和车道倾斜都是基于PCI-SIG规范测量的。大多数规格需要在250个连续的ui上进行测量。对于精确的测量，应该使用从发射机的Tx输出到其输入的直接连接。这样做，确保最低的噪声测量。图5显示发射机转换位上的眼睛和抖动测量。
图5。PCIe 3.0 Tx仿真:眼图和波形。
接收机电均衡
必须测试接收器的灵敏度和对抖动的容忍能力。测试方法是为设备的Rx输入提供一个刺激，并通过Tx引脚监控来自设备的响应。被测眼与眼罩结合进行依从性测试。
如图6，没有任何均衡，眼睛是闭着的。但是，在应用Rx均衡后，眼睛是打开的，并满足PCIe规范。均衡背后的思想是使用其他位的电压水平来校正当前位的电压水平。由于信道的频率依赖性损耗产生的ISI，接收信号的眼睛完全关闭，无法从严重失真的信号中恢复时钟和数据。经过决策反馈均衡(DFE)均衡器后，均衡信号的眼被打开，数据中心的垂直眼开口处在368 mV左右。这个值足够大，使决策电路能够以可接受的误码率恢复数字数据。
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图6。眼图(a)无均衡(b)前馈均衡(FFE)。
Tx均衡设置和预设测试
PCIe 3.0规范指定了具有10个预设的遵从模式。一旦进入合规模式，100 mhz时钟的突发可以用于通过合规模式的各种设置进行循环，以执行抖动、电压和定时测量。符合性测试确保被测设备(DUT)能够生成所有预设值和均衡级别以满足规范要求。图7显示所有预设值的波形。
图7。不同预设值的波形。
结论
确保PCIe Gen3串行通道的高信号质量对于允许这些高速串行接口实现其更高性能的承诺至关重要。开云体育官网登录平台网址信号完整性分析和遵从性测试是实现这一目标的重要工具，使用依赖于IBIS-AMI模型的方法也是如此。使用这些工具和本文中详细介绍的方法，工程师现在有了根据PCIe-SIG规范优化通道性能的直接而准确的方法。
参考文献
- 吴克盛、袁晓春，高速信令的抖动建模、分析与预算，中国通信技术，2012。
- A.K. Pandey，“车载存储模块中DDR4数据总线的功率感知信号完整性分析”，信号与电源完整性(SPI)， 2016年第20届IEEE研讨会，都灵，2016年，第1-4页。
