统计仿真技术已成为高速信号设计和分析的热门技术。在精确预测随机抖动很重要的情况下尤其如此，例如在超低BERs下测量睁眼。这种方法的局限性在于不能对SSN(同时开关噪声)引起的电压噪声进行建模，因为统计方法假设系统是时不变的，因此没有考虑SSN效应。本文提出了一种从瞬态仿真计算的电压噪声中提取面罩校正因子，用于统计分析中准确预测眼高和眼宽计算的解决方案。提供了测量数据来验证该方法。
由于不断增加的数据速率(或开关速度)和较低的电源电压，DDR内存设计工程师总是面临着增加系统噪声裕度的挑战。有几个重要的噪声贡献者，如反射、串扰、发射、地面反弹和VCC凹陷。虽然产生噪声机理的原因各不相同，但都是相互关联的、固有的难以解决的问题。与SerDes设计相反，DDR4内存设计采用单端信令，由多条数据线组成。通过将每条数据线与相同的时钟基准一起切换，串扰可能成为一个重要的噪声问题，因为任何开关信号容易通过封装、通过电感和电容耦合以及共享地面返回路径耦合到任何附近的迹线。这种行为本质上主要是线性时不变的(LTI)，通过拥有一个表示它们之间耦合的良好模型可能很容易捕获。除了串扰，另一个重要的噪声贡献者是Delta-I噪声(或di/dt噪声)［1］，这表明DDR4存在显著的噪声问题。
同时开关电流将通过与电源和地平面上频率相关的无功阻抗相互作用，在电力输送或配电网络(PDN)中诱导噪声电压，该噪声电压将直接影响预驱动器供电电流到设备，由于振幅和定时抖动噪声而显著改变眼的大小。感应噪声电压有三个依赖项，第一是PDN上电流的开关速度，第二是PDN的感应电抗，第三是流过的电流量。这是复杂的非线性时变现象。
这两个，串扰和Delta-I噪声，是DDR4设计的重要噪声源，被称为同步开关输出噪声(SSON)或SSN[2]．
对于DDR4系统(高达3200 MT/s)，由于缩短单位间隔(UI)，符号间干扰(ISI)和随机抖动(RJ)引起的定时边缘不确定性不能被忽略。[3]．为了准确地考虑RJ和ISI效应，JEDEC®在DDR4规范中引入了10-16 BER的新型DQ接收机合规性掩码[4]如图1所示。
图1 DDR4 JEDEC规范2012中的DQ接收器遵从掩码
新的DQ规范要求在超低误码率水平(1e)下大开眼界-16年，这对基于仿真的设计方法提出了新的挑战。传统的仿真方法是基于SPICE-like时域仿真技术。暂态卷积仿真是众所周知的有效处理级联s参数，传输线模型，SPICE网表和IBIS文件。然而，由于模拟速度的原因，通过模拟数百万比特来计算超低误码率测量数据仍然是不切实际的。从图2中可以发现，ISI和RJ在低数据速率(800mb /s)下引起的眼睛收缩相对较小。但是，时间裕度从10下降了9% UI (15ps)3.到1016在3200mb /s数据速率系统中，由于ISI和RJ效应而产生的比特。这证明了时域模拟，即使是几千位，也远远不足以准确预测1e-16误码率水平下的睁眼。典型的方法是采用模拟数据并外推时序和电压槽曲线，但这种外推严重依赖于数据输入的质量。为了准确地进行抖动分离和正确地预测超低BERs下的RJ，至少还需要几百万比特。几百万比特在测量中是可行的，在模拟中也是可能的;然而,1016比特在测量和瞬态模拟中都不实用。
图2不同数据速率下ISI和RJ对睁眼的影响
DDR4的统计模拟方法
为了克服类spice时域模拟的局限性，提出了统计模拟方法，并在DDR4设计中发挥了重要作用[5]．统计模拟方法遵循以下过程。第一个过程是根据IBIS模型表征或得到信道的脉冲响应，以及发射机和接收机。然后将统计技术应用于概念上无限的非重复位模式的统计分布，如图3所示，这允许设计人员在超低误码率下直接捕获眼睛概率分布，而无需在任何所需的误码率水平上运行实际位序列[6]．因此，它提供了一种非常快速的测量误码率轮廓的方法，甚至可以在几秒钟内获得JEDEC DDR4规范的1e-16轮廓。
图3统计模拟方法
图4显示了一个模拟时间比较示例，应用于一个简单的1字节DDR4(8个DQs和1个DQs)预布局通道模型。为了得到准确的RJ外推算，Spice-like的瞬态模拟需要至少100万比特(1e-6 BER)，这需要4587秒(使用ADS transient Simulator)才能运行，与统计模拟方法(使用ADS DDR Bus Simulator)相比，这是350倍的模拟速度。
图4瞬态和统计方法的眼图结果
SSN挑战与统计模拟方法
正如我们在前一节中讨论的那样，我们可以使用统计分析方法，在类spice时域模拟方法所需时间的一小部分内获得超低误码率轮廓。由于串扰相关噪声的贡献是线性时不变的(LTI)，因此在脉冲响应表征过程中，统计模拟很好地考虑了它。然而，另一个噪声贡献者，Delta-I噪声是时变的。问题是统计模拟必须用于计算超低误码轮廓，但没有考虑SSN的Delta-I噪声贡献。
为了解决这一问题，本文提出了一种实用高效的SSN诱发抖动和噪声模型提取方法。提取的抖动和噪声值将用于在一定的误码率水平下修正眼睛高度和宽度的计算，以及JEDEC DQ符合性掩模，以正确反映眼缘。
基于瞬态模拟的掩模校正因子提取
我们定义掩模校正因子(MCF)，它包括振幅和抖动噪声校正因子，作为两个眼睛高度之间的差异，一个有和一个没有Delta-I噪声贡献，对于眼睛宽度也是如此。由于我们必须使用瞬态模拟来考虑Delta-I噪声来精确提取掩模校正因子，因此我们首先需要决定我们必须为提取模拟多少位。
如果Delta-I的振幅和抖动噪声不会因增加比特数而增加太多，它将允许我们使用相对较少的比特数来提取掩模校正因子。图5是这个想法的一个简单的测试电路，它由用于发射器和接收器的功率感知Tx/Rx IBIS模型、通道、PDN模型和电压调节模块(VRM)电路组成。
图5测试电路以确定所需的提取比特数
我们在5K位和50K位两种情况下运行模拟，分别观察在给定的误码率水平(1e-3和1e-4)下眼睛高度和眼睛宽度的变化。图6验证了Delta-I诱导的振幅和抖动噪声不会随着模拟中使用的比特数而发生太大变化，在这种情况下仅小于1%。由于5K位相对于50K位只需要10%的模拟时间，因此在本文中我们将使用5K位来提取掩模校正因子，使提取过程更快，同时不损失太多精度。
图6 5K位和50K位眼高和眼宽对比瞬态仿真
从这个结果我们现在知道，5K位暂态分析将为我们提供合理的掩模校正系数值。让我们用一个16-DQ线示例来检查提取过程。我们构建两个测试电路，如图7所示。
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图7左边是带PDN的Case1，右边是没有PDN的Case2。 |
两个测试电路都有类似的配置，包括发射机、信道和接收机。开云体育官网登录平台网址然而，Case 1具有PCB PDN的EM(电磁)模型，并包括VRM电路，以考虑Delta-I噪声的贡献，Case 2具有理想的电压源，提供恒定的电压供应。通过5K位瞬态模拟，我们得到了如图8所示的眼图。
图8有和没有PDN的16条DQ线暂态分析
正如我们预期的那样，由于Delta-I诱导的振幅和抖动噪声，PDN的眼睛要小得多。在相同的BER水平下，眼宽由396ps变为377ps，眼高由448mV变为423mv。PDN诱导SSN振幅和抖动噪声的掩膜校正系数可由这两个值的差值计算得到，如表1所示，振幅为25mV，抖动为19 ps。
振幅噪声校正系数 |
抖动噪声校正系数 |
25 mV |
19 ps |
表1 16 DQ线情况下提取的掩码校正系数
这种方法的好处之一是能够分离噪声的贡献，这在实际测量中不是微不足道的。从这个例子可以看出，提取掩模校正因子是一个相对简单的过程。该掩模校正因子将用于在一定的误码率水平下校正眼睛高度和宽度结果，以及用于DDR4统计模拟的DQ接收机顺应性掩模裕度。
掩模校正系数vs. DQ线数
到目前为止，我们讨论了DDR4统计分析面临的挑战，并提出了一种新的实用解决方案，即使用提取的掩码校正因子修改DQ接收机遵从掩码。我们还用16 DQ线的情况练习了提取过程。正如我们之前讨论的，Delta-I噪声也与流经PDN的电流成正比。总电流将简单地取决于在同一时间切换的发射器和接收器的总数。在我们开始对64条DQ线进行掩模校正因子的完全提取之前，值得看看随着DQ线或发射机/接收机数量的Delta-I噪声行为。
如果每条DQ线上的位图相同，即每条DQ线上的开关速率相同，那么总电流将成线性正比关系，因为所有发射机或接收机的电流绘制都在同一时间点。图9验证了我们的理解，即流过电源的总电流与具有相同位模式的dq总数成正比。图9显示了分别为4、8、12、16、20、24、28、32、36、48和64 dq开关的电源的开关电流波形。峰值电流接近1A，最坏的情况是所有64个dq以相同的位模式运行。
图9:相同数据位模式，DQ线数从4增加到64的开关电流波形
然而，在实际情况下，每条DQ线上的数据将具有不同的位模式。因此，总开关电流可能不会显示相同的行为。通过为伪随机位序列源分配不同的种子值，我们可以分析出更真实的行为。图10证明了开关电流波形与开关发射机和接收机的数量不是线性成正比的。峰值电流大约是“相同位模式”情况的一半。由于即使有更多的数据线，提取掩码校正因子也很容易，所以我们更倾向于根据实际内存架构启用所有64条DQ线，使用不同的位模式来执行掩码校正因子的提取，而不是为可伸缩性推导一些公式。
图10:随机数据位模式，DQ线数从4增加到64的开关电流波形。
使用随机数据模式启用所有64个dq后，我们可以获得如图11所示的眼睛数据。
图11无PDN、有PDN的16、64 DQ线比较
首先，我们可以看到眼睛越来越小，DQ线越来越多。在本例中，从16 DQs到64 DQs，眼高和眼宽的闭孔分别为24mV和6ps。
掩模修正系数现在变成49 mV和25ps。我们将演示如何使用掩码修正因子来修正眼睛的高度和宽度计算，以及修改JEDEC DQ符合掩码。
解决方案验证——比较实测和模拟
在本文中，我们使用Xilinx®Kintex®Ultrascale™FPGA平台板KCU-105作为所提出方法的验证载体。测试板为9.27 x 5英寸PCB，有16层堆叠，如图12所示，其中有4块来自美光的256Mbx16 DDR4 SDRAM内存芯片和一块XCKU040 Xilinx FPGA芯片。
图12 Xilinx的超大规模FPGA平台板KCU-105
DDR4内存和FPGA芯片的信号和电源连接如图13所示。采用单一的配电网络为DDR4和FPGA芯片供电。每个DDR4有16条DQ线路。
图13 FPGA与DDR4信号电源连接
为了进行验证，我们采用基于EM的建模方法，以解耦电容为模型，生成通道(DQ、DQS等)和PDN的仿真模型。开云体育官网登录平台网址进行了两个模拟，一个有PDN，一个没有PDN，以提取掩码校正因子，类似于前面的例子。如图14所示，很明显PDN产生了显著的SSN噪声。
按照与前面示例相同的步骤，我们可以找到振幅和抖动噪声的掩模校正因子，分别为94mV和16ps，如表2所示。
振幅噪声校正系数 |
抖动噪声校正系数 |
94 mV |
16 ps |
在DSAV334A Infiniium示波器上使用N6462A DDR4符合性测试应用程序进行测量[7]来自Keysight Technologies，测量设置如图14所示。
图14测量设置
为了验证，我们在2400速度等级下测量了64个dq中1.09亿比特的DQ35，接近1e-8误码率轮廓。实测数据如图15所示。测得眼宽339ps，眼高271mV。
图15 DQ35在2400级速度下，1300万比特的测量结果。
图16 DQ35的统计模拟结果
如果我们把模拟结果和测量结果放在一起，我们可以看到两者之间非常好的相关性，如图17所示。由于没有对delta-I诱导的噪声贡献进行校正，模拟结果与实测结果相比，眼睛略大。
图17并排对比
首先，从表2中，我们可以将掩码修正因子应用于JEDEC DQ掩码规范以获得一个新的掩码。经过修正，新的掩模规格应该是0.23UI (16ps ~ 0.03UI)和224mV，而不是0.2UI和130mV。
DDR4 DQ掩码在JEDEC规范 |
新型DQ掩模校正后系数 |
|
眼睛的宽度 |
0.2用户界面 |
0.23用户界面 |
眼睛的高度 |
130 mv |
224 mv |
图18是对图16进行了遮罩修正后的重绘，我们可以看到DQ35在修正后仍然符合规格。
图18 dq35矫正眼罩的眼睛
其次，从表2中，我们将掩码修正因子应用到图16的统计模拟结果中，以补偿SSN诱导的Delta-I噪声贡献。校正后的结果与实测数据非常接近，如表3所示，眼宽为2%，眼高为2.2%。
DDR总线Sim结果@ 1E-16 BER |
DDR总线Sim结果@ 1E-8 BER |
测量结果 (@1E-8 BER) |
Sim /意味着 区别 |
|||
W/O校正系数 |
带修正因子 |
W/O校正系数 |
带修正因子 |
|||
眼睛的宽度 |
323 ps |
307 ps |
348 ps |
332 ps |
339 ps |
2% |
眼睛的高度 |
360 mv |
266 mv |
371 mv |
277 mv |
271 mv |
2.2% |
结论
本文提出了一种利用掩码修正因子提高DDR4统计模拟精度的方法。掩模校正因子的提取过程相对简单、快速，克服了SSN诱导时变Delta-I噪声的统计模拟方法的局限性，仍能提供合理的精度。实测数据与模拟数据之间的相关性验证了该方法可以有效地用于DDR4的设计。
参考文献
刘国强，刘国强，“FPGA同步开关噪声在时间、频率和频谱三个域的分析”，2006年2月。
James P. Libous和Daniel P. O 'Connor，“多层陶瓷BGA上倒装CMOS ASIC同步开关噪声的测量、建模和仿真”，IEEE元器件封装与制造技术，B部分，第20卷，第3期，1997年8月。
[3]牛鹏林，饶方义，王娟等，“基于统计引擎的超大规模DDR4去强调和CTLE特征优化”，2015
[4] JEDEC DDR4 SDRAM规格_jesd79 - 4a, 2013年11月
严明，饶方毅，吴晓明，“基于透射抖动的眼仿真模型研究”，计算机工程，2010
[6] Keysight，“下一代DDR4的新方法-应用说明”
[7] Ai-Lee Kuan，“制定最准确的DDR4合规测量”，DesignCon 2013
[8] Larry Smith和H. Shi，“信号和电源完整性设计”，设计展2007
作者的传记
Hee-Soo李是Keysight Technologies EDA Group EEsof SI/PI/3D-EM的主应用工程师。他曾在Keysight Technologies、Agilent Technologies和Hewlett-Packard担任多个不同职位，包括现场应用工程师、咨询业务经理和营销应用工程师(1989年以来)。在此之前，他曾在dayung Ind, Inc.担任RF/MW电路设计工程师。他在射频、微波和高速设计领域拥有超过28年的设计和仿真经验。他毕业于韩国韩国航空大学，获得BSEE学位。
辛迪崔他是Keysight EEsof团队的应用工程师。她获得天津大学微电子专业硕士学位。她在Keysight拥有超过6年的高速数字、RFIC设计和设备建模服务和支持经验。她的重点是DDR4设计，PCIe, IBIS建模以及仿真和测量之间的相关性。在Keysight之前，Cindy在Cadence工作了4年，担任Cadence仿真平台的应用工程师。
海蒂巴恩斯是Keysight Technologies EDA集团eesofeda高速数字应用的高级应用工程师。她最近的活动包括电磁、瞬态和信道模拟器的应用，以解决高速SERDES和并行总线通信链路的挑战。过去的经验包括在Verigy(一家Advantest集团)ATE测试夹具的信号完整性工作6年，在Agilent Technologies的RF/微波微电路封装工作6年，以及在NASA航空航天工业工作10年。海蒂于1986年毕业于加州理工学院，获得电气工程学士学位。她自2012年以来一直在Keysight EEsof工作。
Luis Boluna他是Keysight技术公司高速数字系统和测试验证的高级应用工程师。他在高速SerDes架构和背板设计的测量和模拟方面拥有丰富的经验。他的专业背景是信号完整性和混合信号电路设计。他在硅谷工作了近23年，曾在思科系统、Rambus、微软和国家半导体公司工作。主要研究方向为系统设计、可测试性、仿真和高速设计验证。
