在高速信号的设计和分析中，统计仿真技术已成为一种流行的方法。在随机抖动的精确预测非常重要的情况下尤其如此，例如在超低BERs下的睁眼测量。这种方法的局限性在于不能对SSN(同时开关噪声)引起的电压噪声进行建模，因为统计方法假设系统是时不变的，因此它没有考虑SSN的影响。本文提出了一种从瞬态仿真计算的电压噪声中提取掩模校正因子的方法，用于统计分析中准确预测眼高和眼宽的计算。为验证该方法，提供了测量数据。
由于不断增加的数据速率(或交换速度)和较低的电源电压，DDR存储器设计工程师总是面临着增加系统噪声裕度的挑战。有几个重要的噪声贡献者，如反射，串音，发射，地面反弹，和VCC凹陷。虽然产生噪声机理的原因各有不同，但它们是相互关联的，具有内在的难以解决的问题。与SerDes设计相比，DDR4内存设计采用单端信令，由多条数据线组成。通过将每一条数据线与相同的时钟参考线一起切换，串扰可能成为一个重要的噪声问题，因为任何开关信号都容易通过电感和电容耦合耦合耦合到任何附近的迹线，通过封装，通过电源轨道，以及通过共享地面返回路径。这种行为本质上主要是线性时不变的(LTI)，如果有一个好的模型来表示它们之间的耦合，可能很容易捕获。除了串扰，另一个重要的噪声来源是δ - i噪声(或di/dt噪声)[1]，这揭示了DDR4的一个显著的噪声问题。
同时开关电流将通过与电源和地平面上的频率依赖的无功阻抗相互作用，在电力输送或配电网络(PDN)中诱导噪声电压。该噪声电压将直接影响到设备的预驱动电源电流，由于幅值和定时抖动噪声，显著改变眼尺寸。感应噪声电压有三个依赖关系，第一是PDN上电流的开关速度，第二是PDN的感应电抗，第三是流过的电流量。这是复杂的非线性时变现象。
这两种噪声，串扰和Delta-I噪声，是DDR4设计的重要噪声源，被称为同步开关输出噪声(SSON)或SSN[２]．
对于DDR4系统(高达3200 MT/s)，由于单位间隔(UI)的缩小，导致的码间干扰(ISI)和随机抖动(RJ)引起的时间裕度不确定性不能忽略。[3]．为了准确地考虑RJ和ISI的影响，JEDEC®在DDR4规范中引入了10-16 BER的新的DQ接收器遵从掩码[4]如图1所示。
图1 DDR4 JEDEC规范2012中的DQ接收器遵从掩码
新的DQ符合性规范要求在超低BER水平上开眼1e-16年，这对基于仿真的设计方法提出了新的挑战。传统的仿真方法是基于类似spice的时域仿真技术。暂态卷积仿真是众所周知的有效处理级联s参数，传输线模型，SPICE网表和IBIS文件。然而，由于仿真速度的原因，用数百万位的模拟来计算超低BER的测量数据仍然是不切实际的。从图2中可以发现，在低数据速率(800 Mb/s)下，ISI和RJ引起的眼睛收缩相对较小。然而，时间裕度从10降低了9% UI (15ps)3.到1016在3200mb /s的数据速率系统中，由于ISI和RJ的影响。这证明了时域模拟，即使是几千比特，也远远不足以准确预测1e-16 BER水平的睁眼。典型的方法是采用模拟数据并外推时序和电压浴盆曲线，但这种外推严重依赖于输入数据的质量。为了准确地进行抖动分离和正确地预测超低BERs下的RJ，至少还需要几百万位。几百万比特在测量中可能是实用的，在模拟中也可能是可行的;然而,1016比特在测量和瞬态模拟中都不实用。
图2 ISI和RJ在不同数据速率下对睁眼的影响
DDR4的统计仿真方法
为了克服Spice-like time-domain simulation的局限性，统计仿真方法被开发出来，并成为DDR4设计中非常重要的方法［5］．统计模拟方法遵循以下过程。第一个过程是在IBIS模型的基础上刻画或得到信道的脉冲响应，以及发射机和接收机。然后将统计技术应用于概念上无限的非重复位模式的统计分布，如图3所示，这允许设计师直接捕获超低误码率下的眼睛概率分布，而无需在任何期望的误码率水平上运行实际的位序列[6]．因此，它提供了一种非常快速的测量BER轮廓的方法，甚至在几秒钟内获得JEDEC DDR4规范的1e-16轮廓。
图3统计模拟方法
图4显示了一个模拟时间比较示例，应用于一个简单的1字节DDR4 (8 DQs和1 DQs)预布局通道模型。为了得到准确的RJ外推断，Spice-like暂态模拟至少需要100万比特(1e-6 BER)，这需要4587秒(使用ADS暂态模拟器)来运行，与统计模拟方法(使用ADS DDR总线模拟器)相比，模拟速度要慢350倍。
图4瞬态和统计方法的眼图结果
统计模拟方法对SSN的挑战
正如我们在前一节中所讨论的，我们可以使用统计分析方法在spice类时域模拟方法所需的一小部分时间内获得超低BER等值线。由于串扰相关噪声的贡献是线性时不变的，因此在脉冲响应表征过程中通过统计仿真很好地考虑了它。然而，另一个噪声来源，δ - i噪声是随时间变化的。其困境在于，必须使用统计模拟来计算超低误码等值线，但没有考虑SSN的Delta-I噪声贡献。
针对这一挑战，本文提出了一种实用高效的SSN诱导抖动和噪声模型提取方法。提取的抖动和噪声值将用于校正在一定BER水平下的眼睛高度和宽度计算，以及JEDEC DQ符合掩码，以正确反映眼缘。
利用瞬态模拟提取掩模校正因子
我们定义掩模校正因子(MCF)，包括振幅和抖动噪声校正因子，作为有和没有Delta-I噪声贡献的两个眼高之间的差值，对眼宽也是如此。由于我们必须使用瞬态模拟来考虑Delta-I噪声来精确提取掩模校正因子，因此我们首先需要决定我们必须为提取模拟多少位。
如果Delta-I的振幅和抖动噪声没有因为增加比特数而增加很多，那么我们就可以使用相对较少的比特数来提取掩模校正因子。图5是这个想法的一个简单的测试电路，它包括用于发射器和接收器的功率感知Tx/Rx IBIS模型、通道、PDN模型和电压调整模块(VRM)电路。
图5测试电路以确定提取所需的比特数
我们用5K位和50K位两种情况进行了模拟，分别观察在给定的误码率水平1e-3和1e-4下眼高和眼宽的变化。图6验证了Delta-I诱导的振幅和抖动噪声不会随着模拟中使用的比特数变化太大，在这种情况下只有不到1%。由于5K比特相对于50K比特只需要10%的模拟时间，因此在本文中我们将使用5K比特来提取掩码校正因子，以使提取过程更快，同时不损失太多的精度。
图6 5K位和50K位瞬态仿真的眼高和眼宽对比
从这个结果我们现在知道，5K位的瞬态分析将给我们合理的掩码校正因子的值。让我们用一个16-DQ线的例子来检查提取过程。我们构建了两个测试电路，如图7所示。
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图7设置的原理图，左边是带有PDN的Case1，右边是没有PDN的Case2。 |
两个测试电路都具有类似的配置，由发射机、通道和接收器组成。开云体育官网登录平台网址然而，Case 1有一个PCB PDN的EM(电磁)模型，包括VRM电路，以考虑Delta-I噪声的贡献，Case 2有一个理想的电压源，提供恒定的电压供应。通过5K位的瞬态模拟，我们得到了如图8所示的眼图。
图8有和没有PDN的16 DQ线暂态分析
如我们所料，由于Delta-I诱导的振幅和抖动噪声，PDN的眼睛要小得多。在相同的BER水平下，眼宽由396ps变为377ps，眼高由448mV变为423mv。PDN诱导SSN振幅和抖动噪声的掩模修正系数可通过这两个值的差值计算，结果为振幅25mV，抖动19 ps，如表1所示。
振幅噪声校正系数 |
抖动噪声校正系数 |
25 mV |
19 ps |
表1 16 DQ线情况下提取的掩码校正因子
这种方法的好处之一是能够分离噪声的贡献，这在实际测量中是非常重要的。如本例所示，提取掩模校正因子是一个相对简单的过程。该掩模校正因子将用于校正在一定误码率水平下的眼睛高度和宽度结果，以及DDR4统计模拟的DQ接收器遵从性掩模裕度。
掩码校正系数与DQ行数的关系
到目前为止，我们讨论了DDR4统计分析面临的挑战，并提出了一种新的实用的解决方案，即使用提取的掩码校正因子修改DQ接收机的合规性掩码。此外，我们还用16 DQ线的情况练习了提取过程。正如我们之前讨论的，δ - i噪声也与流经PDN的电流数量成正比。总电流仅仅取决于一次开关的发射机和接收器的总数。在我们开始对64个DQ线进行掩模校正因子的完全提取之前，有必要看看Delta-I噪声随DQ线或发射机/接收器数量的变化。
如果每条DQ线上的位模式相同，也就是说每条DQ线上的开关速率相同，那么由于所有发射机或接收机的电流提取都在同一时间点，因此总电流将呈线性成比例关系。图9验证了我们的理解，即流过电源的总电流与具有相同位型的dq的总数成正比。图9分别给出了4、8、12、16、20、24、28、32、36、48、64 dq开关电源的开关电流波形。峰值电流接近1A，在所有64个dq以相同的位模式运行的最坏情况下。
图9:具有相同数据位模式且DQ线从4增加到64的开关电流波形
然而，在实际情况下，每条DQ线上的数据将具有不同的位模式。因此，总开关电流可能不显示相同的行为。通过给伪随机位序列源分配不同的种子值，我们可以分析更真实的行为。图10证明了开关电流波形与开关发射机和接收机的数量不是线性成正比的。峰值电流大约是“同位模式”情况的一半。由于即使使用较多的数据行，提取掩码校正因子也很容易，因此我们更倾向于根据实际的内存体系结构使用不同的位模式启用所有64条DQ行来执行掩码校正因子的提取，而不是为可伸缩性推导一些公式。
图10:切换随机数据位模式的电流波形，DQ线从4增加到64。
使用随机数据模式启用所有64个dq后，我们可以得到如图11所示的眼睛数据。
图11无PDN、有PDN的16和64 DQ线路的比较
首先，我们可以看到眼睛随着DQ线的增加而变小。在这个例子中，眼睛高度和宽度的闭合为24mV和6ps，从16 DQs到64 DQs。
遮罩校正系数现在变成49 mV和25ps。我们将演示如何使用掩模校正因子来校正眼睛高度和宽度的计算，以及修改JEDEC DQ符合掩模。
解决方案验证-比较实测和模拟
在本文中，我们使用Xilinx®Kintex®Ultrascale™FPGA平台板KCU-105作为所提出方法的验证载体。测试板为9.27 x 5英寸PCB，如图12所示，有16层堆叠，其中有4块来自美光的256Mbx16 DDR4 SDRAM内存芯片和一块XCKU040 Xilinx FPGA芯片。
图12 Xilinx的超规模FPGA平台板，KCU-105
DDR4内存和FPGA芯片的信号和电源连接如图13所示。采用单一配电网为DDR4和FPGA芯片供电。每个DDR4有16条DQ线。
图13 FPGA与DDR4信号电源连接
为了验证，我们使用基于EM的建模方法生成了通道(DQ, DQS等)和PDN的仿真模型，并建模了解耦电容。开云体育官网登录平台网址进行了两个模拟，一个有PDN，一个没有PDN，以提取掩码校正因子，类似于前面的例子。如图14所示，很明显，PDN产生了显著的SSN噪声。
按照与上一个例子相同的步骤，我们可以找到振幅和抖动噪声的掩模校正因子，分别为94mV和16ps，如表2所示。
振幅噪声校正系数 |
抖动噪声校正系数 |
94 mV |
16 ps |
在DSAV334A Infiniium示波器上使用N6462A DDR4遵从性测试应用程序进行测量[7]来自Keysight Technologies，测量设置如图14所示。
图14测量设置
为了验证，我们测量了64个DQs中1.09亿比特的DQ35，接近1e-8 BER轮廓，在2400速度级。测量数据如图15所示。眼宽339ps，眼高271mV。
图15测量的DQ35在2400级转速下使用1300万比特。
图16 DQ35的统计模拟结果
如果我们把模拟数据和测量数据放在一起，我们可以看到两者之间非常好的相关性，如图17所示。由于没有对delta-I诱导的噪声贡献进行校正，因此模拟结果比测量结果略大。
图17并排比较
首先，从表2中，我们可以将掩码校正因子应用到JEDEC DQ掩码规范，以得到一个新的掩码规范。修正后，新的掩模规格应该是0.23UI (16ps ~ 0.03UI)和224mV，而不是0.2UI和130mV。
JEDEC规范中的DDR4 DQ掩码 |
新的DQ掩码校正系数 |
|
眼睛的宽度 |
0.2用户界面 |
0.23用户界面 |
眼睛的高度 |
130 mv |
224 mv |
图18是图16用校正过的掩码重绘后的图，我们可以看到DQ35在校正后仍然符合规范。
图18 dq35校正眼罩
其次，从表2中，让我们对图16中的统计模拟结果应用掩码校正因子，以补偿SSN诱导的Delta-I噪声贡献。校正后的结果非常接近于表3所示的测量数据，眼宽2%，眼高2.2%。
DDR总线模拟结果@ 1E-16 BER |
DDR总线模拟结果@ 1E-8 BER |
测量结果 (@1E-8 BER) |
Sim /意味着 区别 |
|||
W/O校正系数 |
带校正因子 |
W/O校正系数 |
带校正因子 |
|||
眼睛的宽度 |
323 ps |
307 ps |
348 ps |
332 ps |
339 ps |
2% |
眼睛的高度 |
360 mv |
266 mv |
371 mv |
277 mv |
271 mv |
2.2% |
结论
本文提出了一种利用掩模修正因子提高DDR4统计模拟精度的方法。掩码校正因子的提取过程相对简单、快速，但克服了统计模拟方法在SSN诱导的时变Delta-I噪声下的局限性，仍能获得合理的精度。经验证的测量数据和模拟数据之间的相关性证明，该方法可以有效地用于DDR4设计。
参考文献
[1]石宏，刘国强，刘a .，“FPGA同时开关噪声在时间、频率和频谱三个域的分析”，应用设计学报，2006年2月。
James P. Libous和Daniel P. O 'Connor，“在多层陶瓷BGA上倒装芯片CMOS ASIC同时开关噪声的测量、建模和仿真”，《IEEE元件包装与制造技术》B部分，卷20，第3期，1997年8月。
牛鹏林，饶芳一，王娟等。“基于统计引擎的超细DDR4去强调和CTLE特征优化”设计设计大会2015
JEDEC DDR4 SDRAM规格_ jesd79 - 4a, 2013年11月
饶方义，Vuk Borich, Henock Abebe，闫明，“基于精确和高效的人眼统计仿真的传输抖动的严格建模”，设计设计，2010
Keysight，“下一代DDR4的新方法-应用笔记”
[7] Kuan Ai-Lee，“最准确的DDR4合规度量”，DesignCon 2013
[8] Larry Smith和H. Shi，“信号和电源完整性设计”，2007年设计展
作者的传记
Hee-Soo李是Keysight科技公司EDA集团EEsof SI/PI/3D-EM应用工程师。他曾在Keysight Technologies、Agilent Technologies和Hewlett-Packard担任多个不同职位，包括现场应用工程师、咨询业务经理和营销应用工程师(1989年以来)。此前，他在dayung Ind, Inc.担任RF/MW电路设计工程师。他在射频、微波和高速设计领域有超过28年的设计和仿真经验。他毕业于韩国韩国航空大学(Hankuk Aviation University)，获得BSEE学位。
辛迪崔是Keysight EEsof团队的一名应用工程师。她获得天津大学微电子专业硕士学位。她在Keysight拥有超过6年的高速数字、RFIC设计和设备建模服务和支持经验。她主要关注DDR4设计、PCIe、IBIS建模以及仿真和测量之间的相关性。在Keysight之前，Cindy在Cadence工作了4年，担任Cadence仿真平台的应用工程师。
海蒂巴恩斯是Keysight科技公司EDA集团EEsof高速数字应用高级应用工程师。她最近的活动包括电磁、瞬态和信道模拟器的应用，以解决高速SERDES和并行总线通信链路的挑战。过去的经验包括在Verigy(一家优势集团)ATE测试装置的信号完整性工作6年，在Agilent Technologies的射频/微波微电路封装工作6年，以及在NASA航空航天工业工作10年。海蒂于1986年毕业于加州理工学院，获得电气工程学士学位。自2012年以来，她一直在Keysight EEsof工作。
Luis Boluna是Keysight技术公司高速数字系统和测试验证的高级应用工程师。他在高速SerDes架构和背板设计的测量和模拟方面有丰富的经验。他的背景是信号完整性和混合信号电路设计。他在硅谷的思科系统、Rambus、微软和国家半导体公司工作了近23年。他的研究兴趣是系统设计，可测试性，仿真和高速设计的验证。
