介电常数是介电材料在电场中储存电能的能力。在PCB工业中，相对介电常数(ε_r)和有效相对介电常数(ε_雷夫)与介电常数(D_k)和有效介电常数(D_keff分别)。在此,D_k而且D_keff都被替换了。

根据定义[6]，D_keff是实际结构的电容与用空气代替电介质时的电容之比。在建模有损耗传输线时，使用制造商公布的介电和导体材料特性，往往会导致误差D_keff由于表面粗糙度引起的相位延迟增加。这通常会导致模拟插入损耗(IL)不准确，如图1所示。但是,当D_keff而不是调优到测量值，IL的精度往往会提高，如右图所示。

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图1。插入损耗和插入损耗的模拟和测量结果D_keffVs使用制造商数据表参数(左)和时间的频率D_keff调谐到10ghz的测量值(右)。用Keysight EEsof EDA ADS[15]进行建模和仿真。

相位延迟，亦称时间延迟(道明)，是信号从传输线的一端传播到另一端所需的时间。它可以从传动中推导出来(2, 1)s参数相位角。

在一篇IEEE论文[3]中，作者观察到相位延迟的增加与粗糙度剖面和介电材料厚度成正比。这可以解释为什么模拟结果和经验结果之间经常存在差异。

这项研究工作的动机是尝试并开发一种准确预测的方法D_keff以及由于导体表面粗糙度剖面导致的相位延迟，如制造商数据表中公布的那样，无需依赖实测数据进行曲线拟合。

背景

有效的D_k可以从道明，通常用作模拟相关精度的度量。道明，作为频率的函数，单位为秒，由未包裹测量的传输相位角计算，由[4]给出

地点:

c=光速(m/s);

长度=导体长度(m)。

自道明与材料的相对介电常数成正比，我的理论是表面粗糙度剖面减少了参考平面(s)和导体之间的分离，从而增加了电场(e-field)的强度，导致额外的电容，这就占了有效电容的增加D_k还有相位延迟。

本文的主要重点是对理论进行证明，并给出一种有效建模的实用方法D_k和相位延迟由于表面粗糙度。引用带电平行板的高斯定律，通过模拟和数学方法说明了介质厚度和介电常数与电场和电容的关系。我还揭示了10点的平均值(R_z)粗糙度参数的应用，最终确定有效D_k由于粗糙，然后通过案例分析来检验模型。

高斯定律的应用

高斯定律将电荷的分布与产生的电子场联系起来，可以用来确定两个大的、电荷相反的平行板之间的电子场。根据图2，自由空间中的电子字段(E₀)，等于电荷密度之比(σ，到自由空间的介电常数(ε₀)，由[5]给出:

方程3

数字2.自由空间中两个带电相反的大平行板之间的电场。

介电材料是通常由极性分子组成的绝缘体。这些分子在电上看起来像小偶极子，一端带负电荷，另一端带正电荷。在没有外部电场的情况下，这些分子随机排列，如图3所示。

数字3.没有电场时偶极子的随机分布。

当介电材料被放置在两个大的、电荷相反的平行板之间时，偶极子排列如图4所示。偶极子的集体电场(E_D)在没有介电的情况下与电场相反(E₀)以产生净电场强度(E）.

方程4

数字4.电偶极在两个大而带相反电荷的平行板之间存在电场时偶极子的极化

由于介电材料的插入降低了电场强度，与电场强度成反比D_k材料的电场强度E由[5]给出:

方程5

若电荷密度(σ)定义为电荷(问)，单位面积(一个)，则为曲面E由[5]给出:

方程6

电场与平行平板分离

电场强度也可表示为电位差(伏特)之比(V)，到远方(d)，由[5]给出:

方程7

由图5可知，在电压恒定的情况下，由于电场强度与两块大平行板之间的距离成反比，应用公式7可得，的比值E₂来E₁是:

方程8

数字5.电场强度图示(E)与分离度(H)在两个电荷相反的平行板之间，电压恒定。

平行极板电容器

任何能储存电荷的结构都叫电容器。图6就是这种结构的一个例子。电容、电压、分离和电荷之间的关系由[5]给出:

方程9

地点:

C为电容，单位为法拉(F)

问为任一导体上的电荷，单位为库仑(C)

V电荷之间的电位差是以伏特为单位的吗

D_k材料的介电常数是多少

ε₀是自由空间的介电常数(~ 8.85pf/m)

一个板的面积(m²）

H是板间的距离(m)

图6两个大小相等、电荷相反的平行板，被电介质紧密隔开，形成电容器。

在恒压条件下，电容与两块大且电荷相反的平行极板之间的距离成反比，由式9可得C₂来C₁是:

方程10

导体表面粗糙度

轧制和电沉积(ED)是两种铜箔制造工艺用于PCB层压板建设今天。在这两者中，轧制铜总是比标准ED铜更光滑。

ED铜广泛应用于印刷电路(PCB)行业。它是通过电沉积铜生产的，从硫酸铜溶液浴中，到一个由不锈钢或钛制成的大型旋转滚筒上。滚筒转动的速度决定了铝箔的厚度。

成品ED铜箔有一个哑光的一面和鼓的一面。所述磨砂面是面向硫酸铜溶液的一面，而所述滚筒面是面向滚筒表面的一面。鼓面总是比哑光面光滑。

磨砂面通常粘在芯层板上。对于高速板，铝箔的鼓面有时被层压到芯上。在这种情况下，它被称为反向处理(RT)箔。

齿形仪通常用于测量ED铜的齿形粗糙度。图7显示了一个粗糙导体表面的示例轮廓。齿形通常以两侧的10点平均粗糙度报告，但有时如果粗糙度非常小，则鼓侧在制造商的数据表中报告平均粗糙度。一些制造商可能还会报告均方根(RMS)粗糙度(R_问）.

10点平均值(R_z)，是粗糙导体表面在样本长度上的五个最高峰值和五个最低低谷的平均值之和。平均表面粗糙度参数(R_一个)为粗糙度剖面在样本长度上的算术平均值。

数字7.用轮廓仪测量的粗糙导体轮廓示意图。

由于粗糙度的有效Dk

在IEEE的一篇论文[3]中，作者观察到D_keff与导体粗糙度剖面成正比，与电介质材料厚度成反比。图8图D_keffvs介质高度的罗杰斯LCP介质材料的两种铝箔粗糙度剖面。

数字8.提取D_keff与厚度的50欧姆传输线在LCP包层0.4和3.0μM型箔为[3]。

观察到，对于相对光滑的铜型材R_问= 0.4μ米,D_keff和制造商公布的3差不多。但如果是粗糙的铜型材R_问= 3.0μ使用M，它揭示了两件事:

1. 随着电介质厚度从5密耳增加到20密耳，D_keff降低了。
2. 铜的轮廓越粗糙，越高D_keff对于相同的介质厚度。

这支持的理论，更高的粗糙度轮廓增加额外的电容，从而增加D_keff，由于两块大平行板之间的分离减少，可以借助图9进行解释。

左边的插图显示了两个光滑的铜箔粘在电介质材料的每一边。分离表示为H_光滑的等于厚度t_一昼夜的．在右边显示了两个铜箔与一个夸张的粗糙度剖面，附加到相同厚度的介电材料。两片铜片的厚度相同，包括粗糙度，但现在有效分离减小，如H_粗糙的．

这是因为在加热和压力下，将预浸料固化成芯，看到粗糙的铜齿轮廓被压入预浸料。因此，与光滑的铜片相比，铜片之间的有效分离较少。

在PCB工业中，预浸料是通常用来描述用树脂预浸渍的玻璃纤维纱线编织的术语，树脂仅部分固化。自R_z是粗糙度剖面的10点平均度量，我们可以假设有效分离按比例降低到平均高度为H_粗糙的，因此平均电容将成比例增加。

数字9.光滑和粗糙的铜箔粘在电介质材料上。电容随粗糙度的增加而增加R_z．

利用快速场建模软件[18]对理论进行了仿真验证。结果如图10所示。左边的图显示了两个光滑的铜箔粘合到一个2厘米厚的介电材料的顶部和底部。

一个D_k介电常数为4.0，上下板之间分别加+1.0 V电位。正如预期的那样，整个电场强度是均匀的。软件向导测得的电容值为141.67 pF/m。

右图显示了两片铜箔，具有夸张的粗糙度，附着在相同厚度和性能的介电材料上。每个板的峰峰厚度等于各自光滑板的厚度。

当施加+1.0 V电位时，电场强度随粗糙度曲线的峰值和低谷成正比增大或减小。平均电容增加到175.99 pF/m。

数字10.相同介质厚度下光滑导体与粗糙导体的快场模拟。如左图所示，在光滑的平板上，电场强度与预期一致。粗糙度剖面如右图所示，电场强度随波峰和波谷成正比增大或减小。平均电容也随粗糙度剖面成比例增加。

基于粗糙度的有效Dk建模

Wadell[6]定义D_keff当介质被空气取代时，实际结构的电容与电容之比。

方程11

D_keff高度依赖于测试仪器和测量的条件。行业中使用了几种方法，如[7]中所引用的。许多层压板供应商常用的一种方法是夹紧带状线谐振器测试方法，由IPC-TM-650测试方法手册[8]描述。

IPC-TM-650，章节2.5.5.5,Rev C，定义了在生产环境中，在8-12.4 GHz的x波段频率范围内快速测试介电常数和损耗正切的测试方法。

测量是在带线条件下使用精心设计的谐振元件模式卡进行的，由相同的电介质材料制成。卡被夹在两片未包层的测试介质材料之间。然后，整个结构夹在两块大板之间，内衬有接地的铜箔。它们作为带状线的参考平面。

通过测量谐振腔的谐振频率，可以确定有效介电常数和损耗正切，如[8]中所述。这种方法的价值是确保产品的一致性，当用于制成品板。它不保证值直接对应于设计应用程序。

这是一个需要牢记的关键点，原因如下。

由于谐振元件图案卡和被测材料没有物理结合在一起，这将是现实生活中的情况，在各个层之间有小的空气间隙，影响测量结果。造成这些气隙的部分原因是:

• 蚀刻掉被测材料上的铜，留下光秃秃的基材，留下铜粗糙度的微空隙印记。
• 谐振元件图案卡与被测材料之间的气隙是由于蚀刻图案的铜厚度造成的。
• 铜的粗糙度轮廓，在谐振元件图案卡和夹具的接地箔参考平面上，与实践中可能是不同的。[3]的经验结果表明，非常光滑的铜箔可能用于测试夹具。

如果D_keff而且R_z粗糙度参数从制造商的数据表是已知的，然后有效D_k由于制造的芯层板的粗糙度现在可以很容易地确定如下^__：

考虑到:

地点:

D_keff是D_k在制造商数据表中公布的介电材料。

H_光滑的是制造商数据表中公布的电介质厚度。

H_粗糙的是板与板之间因粗糙度而产生的有效高度。如果R_z是用于不平整型材的高低，然后分开铜板H_粗糙的是:

方程12

参考图11，使用D_keff用粗铜模型，如左图所示，相当于使用D_{keff＿粗糙的}用光滑的铜模型，如图所示。因此D_{keff＿粗糙的}是否会用于阻抗计算和基于表面粗糙度的数值模拟，而不是有效的D_k制造商数据表中公布的价值。

数字11.有效的D_k由于粗糙度模型。使用D_keff用粗铜模型(左)等效使用D_{keff＿粗糙的}光滑的铜模型(右)。

基于介质高度的模型验证

将公式15应用于IEEE论文[3]的结果，并进行初始调优R_z等于6.1μM在4 mil介电高度时，然后使用该值计算其他介电高度，与测量值有极好的相关性D_keff，如图12所示。

数字12.测量[3]vs模拟D_keff当电介质高度从4密耳到20密耳变化时，粗糙的铜型材。

FR408HR - RTF案例研究

为了检验模型的准确性，使用了[10]的板参数和实测数据。提取的去嵌入广义模态s参数(GMS)数据由2英寸和8英寸单端带状线迹计算。它们最初是由CMP-28 40 GHz高速信道建模平台[11]测量的，并由[14]提供。

PCB采用Isola FR408HR材料制作。默认铝箔是MLS, 3级，控制伸长RTF。粗糙度R_z滚筒和磨砂边的参数为120μ在(3.048μM)和225μ在(5.715μM)分别为1盎司铜[13]。

在最终层压之前，通常对铜表面进行氧化物或微蚀刻处理。蚀刻处理创建了一个充满微空隙的表面，它遵循下面的粗糙轮廓，并允许预浸料的树脂压入并填充空隙，提供一个良好的锚定。通常50μ在(1.27μM)在处理完成时去除铜，这取决于电路板车间的工艺控制。

PCB带线几何物理参数如图13所示。H₁，H₂而且t分别为芯、预浸料和铜箔的厚度，如制造商数据表所示。宽度w₁而且w₂分别为PCB走线底部和顶部表面的设计特定参数。

图13。通用PCB带线几何显示核心，预浸料，电介质高度和导体参数。

数据表和设计参数汇总如表1所示。各自的D_k，D_f从isoStack®软件[12]中获得芯层、预浸料和迹层厚度。微蚀刻处理后哑光面粗糙度(R_z= 4.445μM)用于确定D_keff预浸料。

表1 FR408HR测试板参数由厂家数据表和设计目标获得。

参数	FR408HR / RTF
Dk核心/半固化片	3.65/3.59 @10GHz
Df核心/半固化片	0.0094/0.0095 @ 10GHz
Rz鼓侧	3.048μ米
Rz微蚀刻前磨砂面	5.715μ米
Rz微蚀刻后磨砂面	4.445μ米
跟踪厚度,t	31.730μ米
蚀刻因子	2:1(60度锥度)
跟踪宽度,w	11密耳(279.20μ米)
核心厚度,H1	12密耳(304.60μ米)
半固化片厚度、H2	10.6密耳(269.00μ米)
GMS迹长	6英寸(15.23厘米)

应用公式15，求出D_keff由于粗糙度而导致的芯和预浸料:

1. D_{keff_core}：

2. D_{keff_prepreg}：

采用Keysight EEsof EDA ADS软件[15]进行建模和仿真分析。控制阻抗线(CIL)模型允许梯形轨迹建模。

图14是用于分析的总体示意图。有三种传输线基材;一是介电损耗;一种是导体损耗，另一种是无粗糙度的全损耗。

图14。Keysight EEsof EDA ads[15]控制阻抗线设计器的通用原理图，用于建模和仿真分析。

介质损耗采用Svensson/Djordjevic宽带Debye模型进行建模，以确保因果关系。通过将电导率参数设置为比铜的正常电导率大得多的值，可以确保导体在模拟中是无损的。类似地，导体损耗模型设置D_f至零，以确保无损介电。

采用立方等球紧密堆积(CCPES)模型模拟粗糙度引起的导体损耗，总插入损耗如[10]所示。

结果

由粗糙度引起的有效介电常数结果如图15所示。在左边的图表中，D_keff实测值(红色)与模拟值相比为3.761D_keff(蓝色)3.626，在10ghz，当使用芯和预浸料的数据表值时。这给出了-3.6%的误差。

但是当各自的D_{keff_rough}用于芯材与预浸料的相关性较好，D_keff=3.727vs 3.761，误差仅为-0.9%，如图所示。

图15。测量vs模拟D_keff使用FR408HR数据表值的芯和预浸料(左)和使用D_{keff_rough}(右)。

由于导体粗糙度，模拟的IL和相位延迟如图16所示。左图比较了使用数据表参数时测量的IL和相位延迟(红色)与模拟的(蓝色)。IL为顶部曲线，相位延迟为底部曲线。右图分别显示了整个频率范围内相位延迟的改善和IL超过25GHz的改善D_{keff_rough}用于制芯和预浸料。

数字16.使用FR408HR数据表值的插入损耗(顶部曲线)和相位延迟(底部曲线)的模拟结果D_keff(左图)和使用D_{keff_rough}图(右)。红色曲线为实测结果，蓝色曲线为模拟结果。

N4000-13EP/VLP案例分析

PCB带线几何参数如图13所示。表2总结了DesignCon 2015论文[9]和材料数据表的参数。材料为N4000-13EP，极低型箔(VLP)。各自的D_k，D_f，芯值和预浸料值由Nelco电介质计算器软件[17]获得。

表2 N4000-13EP测试板参数由制造商数据表和设计目标获得。

参数	N4000-13EP / RTF
Dk核心/半固化片	3.83/3.72 @10GHz
Df核心/半固化片	0.0085/0.0085 @ 10GHz
Rz哑光端	2.50μ米
R一个鼓/微蚀刻	1.44μ米
跟踪厚度,t	15.23μ米
蚀刻因子	2:1(60度锥度)
跟踪宽度,w	9.9密耳(251μ米)
核心厚度,H1	9.8密耳(249μ米)
半固化片厚度、H2	9.09密耳(231μ米)

与CMP-28案例研究类似，采用Keysight EEsof EDA ADS软件[15]进行建模和仿真分析。用式15计算D_keff芯和预浸料的粗糙度。介质损耗采用Svensson/Djordjevic宽带Debye模型进行建模，以确保因果关系。由粗糙度引起的导体损耗采用六角形等球紧密堆积(HCPES)模型，如[9]所述。

结果

由粗糙度引起的有效介电常数结果如图17所示。在左边的图表中，D_keff与模拟相比，实测(红色)为3.867D_keff(蓝色)为3.792，在10 GHz，当使用芯和预浸料的数据表值时。误差为-1.9%。

但是当各自的D_{keff_rough}用于芯材与预浸料的相关性较好，D_keff=3.829 vs 3.867，误差仅为-0.98%，如图所示。

数字17.测量vs模拟D_keff使用N4000-13EP数据表值为芯材和预浸料(左)和使用D_{keff_rough}(右)。

由于导体粗糙度，模拟的IL和相位延迟如图18所示。左图比较了使用数据表参数时测量的IL和相位延迟(红色)与模拟的(蓝色)。IL为顶部曲线，相位延迟为底部曲线。右图显示了IL和相位延迟的轻微改善D_{keff_rough}用于制芯和预浸料。

数字18.使用N4000-13EP数据表数值模拟插入损耗(顶部曲线)和相位延迟(底部曲线)D_keff(左图)和使用D_{keff_rough}图(右)。红色曲线为实测结果，蓝色曲线为模拟结果。

不出所料，这两种情况都没有明显影响D_keff或相位延迟，与FR408HR/RTF案例研究相比，因为VLP箔通常比RTF箔更光滑，并且与[3]所做的研究一致。

总结与结论

1. 本文的分析支持这样的理论，即表面粗糙度轮廓减小了参考平面与导体之间的分离，从而增加了电场强度，从而产生了额外的电容，这是增加的原因D_keff相位延迟总结为:

2. 通过使用有效的D_k由于粗糙度的原因，由平行平板电容器的高斯定律推导而来，而没有发表D_k与没有曲线拟合的测量数据相比，从数据表中得到的值取得了良好的结果。

确认

我要感谢以下人员对我完成这项研究的支持。

• 感谢Alexandre Guterman博士对本文的审阅和提出的建设性意见。
• Eric Bogatin博士的坦率讨论和分享他的见解在这项研究的开始。

参考文献

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11.Wild River Technology LLC 8311 SW Charlotte Drive Beaverton, OR 97007。URL: http://wildrivertech.com/home/

12.Isola Group S.a.r.l, 3100 West Ray Road, Suite 301, Chandler, AZ 85226。URL: http://www.isola-group.com/

13.Oak-mitsui 80 First St, Hoosick Falls, NY, 12090。URL: http://www.oakmitsui.com/pages/company/company.asp

14.Simberian公司，3030 S Torrey Pines，美国拉斯维加斯，NV 89146

15.Keysight高级设计系统(ADS)[计算机软件]，(2016版)。URL: http://www.keysight.com/en/pc-1297113/advanced-design-system-ads?cc=US&lc=eng。

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17.帕克电化学公司Nelco数字电子材料

18.Quickfield学生，Terra分析有限公司，版本6.2.0.1828 URL: http://www.quickfield.com/index.htm

作者的传记

Lambert (Bert) Simonovich于1976年毕业于加拿大安大略省汉密尔顿的莫霍克应用艺术与技术学院，是一名电子工程技术专家。在32年的职业生涯中，他曾在加拿大渥太华的贝尔北方研究公司/北电公司工作，帮助开创了几种先进技术解决方案的产品。他曾担任过各种工程、研究和开发职位，最终专注于高速信号完整性和背板架构。2009年离开北电后，他创立了Lamsim Enterprises Inc.，在那里他继续作为顾问提供创新的信号完整性和背板解决方案。他还撰写和合作撰写了多篇出版物，这些出版物发表在他的网站www.lamsimenterprises.com上。他目前的研究方向包括:高速信号完整性，高速串行链路架构的建模和表征。

附录

根据粗糙度确定有效Dk

鉴于