最隐蔽的不连续已经出现了¼波长通过存根。这个微小的神器有可能让你的信号完全消失，或者更准确地说，自我抵消。因此，一个几乎从未重组的行业(与IC制造相比，PCB制造)已经学会了“反钻”过孔来去除有问题的过孔存根。但重组仍需继续。因此，在我们认为存根问题已经解决之前，重要的是要了解不断增长的数据速率已经将以前良性的PCB特征变成了存根——特别是在30 Gbps以上。我将在稍后讨论这些问题，但首先让我们了解存根如何影响信号完整性(SI)。
理解存根
几十年前，Eric Bogatin引入了有用的经验法则，预测¼波长PCB存根长度(以英寸为单位)为3/Gbps ([1]幻灯片5)．例如，1英寸的存根会对3 Gbps的信号产生问题。当我们开始讨论6 Gbps的过孔存根问题时，几年后，0.250”厚12 Gbps背板的过孔变得严重问题(3/12 = 0.250”)，反钻变得势在必行。因此，Eric鼓励每个人都要安全10倍，并保持存根小于0.3/Gbps。事实就是这样。好消息是，现在背钻已经很普遍了，因此成本低且可靠。
图1在差分插入损耗(IL，左)和产生的眼图(右)中说明了¼波长通过存根和短10x的存根之间的差异。图中比较了一个12“12 Gbps通道，其中包括0.250”存根(3/12，红色)或0.025”存根(0.3/12，绿色)。如图所示，差异是惊人的。虽然通道的短段(绿色)有一个很大的眼睛开口(上眼睛)，但当短段延长到临界距离(红色)时，眼睛就消失了(下眼睛)。较长的短段不会让人大开眼界，因为正如IL图(红色)所示，只有不到2%的6 GHz (12 Gbps)信号到达Rx。相比之下，由于较短的存根(绿色)的存在，损失没有可观察到的变化。正如经验法则所预测的那样，0.250“存根在6 GHz时造成最大的衰减(损耗)。但是请注意，附近的频率也会有很大的损失。例如，在5 GHz (10 Gbps信号)时，红色曲线上的损耗是绿色曲线上的2倍。事实上，损耗图直到~600 MHz才变得相似——这是10x规则的另一种表达。 As such, you can also think of 0.3/Gbps as the stub length that does not appreciably affect IL.
图1．12 Gbps通道，带有0.25 "存根或0.025 "存根(用MATLAB和信号完整性工具箱）
为什么信号消失了?想象一个正弦波在通道与存根相遇的交界处分裂成两半。一半的信号沿着¼波长段向下，直到它到达末端，在那里它是90°的相位。在存根的末端，它发现一个开路，导致100%的信号反射回结。当信号回到存根结时，它的相位是180°，抵消了正弦波的另一半，在它的方式到Rx ([1]幻灯片5)．因此，我们只能在Rx处看到信号的低频分量，看起来像没有可观测到的6 GHz眼的噪声(图1，下眼)。
有了这种可预测的信号物理，应该可以清楚地看到，您可以更改图1中的X轴来反映任何数据速率。或者用它来测试你的数据速率信号完整性工具箱免费试用．您可能会惊讶地发现，可接受的存根长度现在在10 mil范围内(=0.3/30 Gbps)。什么? !如果您停下来想一想，很明显，许多功能现在都是存根。
存根不仅仅存在于通孔中
过孔并不是产生存根的唯一原因。在串行实现的早期，有些人在路由中添加了测试点、ESD设备或其他特性，从而无意中导致了有问题的存根。我们学习了串行链路必须是点对点的，这意味着它们只连接到一个Tx和一个Rx，所以不要添加其他任何东西。虽然现在已经消除了多余的条目，但更高的数据速率带来了下一波必须避免的存根。
图2显示了随着数据速率的增加而表现为存根(红色矩形)的特征。虽然最上面的项目(后钻孔)是可以理解的，但大多数人不习惯将其他特征视为存根。第二项说明了这一点信号必须路由到连接器焊腿出口对面一端的连接器衬垫。如果这个错误不正确，将显著增加30+ Gbps误码率(BER)[2]。换句话说，如果从连接器衬垫的背面布线(从图2中第二项的右侧)，信号将在连接器腿和连接器衬垫的~50 mil“存根”之间分裂。50密耳对于8gbps的存根来说也太长了。
图2。隐藏的“存根”(红色矩形)，以及如何删除它们
图2中较低的两个项目(边指连接器擦布和压合销)主要由连接器供应商和行业规范分别负责解决。由于这种情况在很多情况下不会发生，因此硬件工程师必须理解并从设计中去除这种新浪潮的存根。然而，压合销的例子说明了为什么25+ Gbps系列标准现在需要表面安装连接器-增加了第二项的出现。
提前计划
在开始新设计时，将数据速率与预期的物理特征[3]并置是有帮助的——特别是与相关特征大小(RFS，[4])和存根相关。特别是，在布局规划和堆栈设计中，通过存根策略来解决这个问题非常重要。
虽然背部钻孔是最常见的方法，但也可以使用其他方法。那些只实现了一些不那么高速的串行链路的人可以通过将信号保持在PCB的外层(或近外层)来解决这个问题。例如，如果您在16层PCB的顶层从BGA出发，然后向下到第15层，所产生的存根可能太小而不值得关注。解决产生的存根长度，并根据0.3/Gbps的经验规则进行检查。你应该选择不为了回钻一个过孔到最低的信号层，图3展示了所得到的过孔的“存根”不仅由过孔管组成，还包括到达信号路径末端所需的衬垫。这很容易使这种类型的存根在30+ Gbps时过长(例如，存根为11 mils =垫环4 mils +电介质层3 mils +底部垫环4 mils)。由于高速信号在导体的外部传播，即使是在背钻的通道上，也要增加中间垫环的长度。
图3。存根长度包括垫，如果没有删除
其他选择连续分层，以限制通过长度和他们的存根，以较小的部分板的堆叠。还有一些人使用盲孔和/或埋孔来去除或最小化存根长度。无论如何处理，都需要从三维角度考虑设计中的结构，以确保在布局中管理所有存根。同样，在定义堆栈层和信号层之前确定处理存根的策略是有帮助的。
总之
本文应用Eric Bogatin的0.3/Gbps经验法则来识别和防止由于stub造成的信号退化。随着数据速率的提高，新的一波存根正在出现，以供理解和管理。实际上，相关的存根长度现在与跟踪宽度相同。
不幸的是，更高的数据速率标准继续指定产生存根的机械尺寸，从而导致SI问题。因此，让我们共同努力，帮助业界理解提高数据速率如何以及为什么会加剧存根问题。我相信这篇文章会有帮助，所以请分享它。
参考文献
[1] Telian D.(2007)。适应6 Gbps及以上的信号完整性工具和技术(幻灯片1-33)。SiGuys, CDNLive !2007.
[2] Telian D.， Rowett K.， Teplitsky I.， 2023。' PCIe Gen5信号完整性实现-问题和解决方案'DesignCon 2023技术文件。
[3] Telian D.(2022年10月5日)。信号完整性备忘单-数据率驱动的设计决策EDIcon2022.
[4] Telian D.(2022年4月1日)。”哪些不连续是小到可以忽略的?”信号完整性期刊RSS。
本文节选自唐纳德·泰利安的新书信号完整性，在实践．硬件、SI、FPGA和布局工程师实用手册。