当一个信号(称为“攻击者”)中的能量与另一个信号(“受害者”)耦合时，就会发生“串扰”，对受害者信号的性能产生不利影响。与相声相关的攻击者/受害者语言表明危险正在潜伏，引起硬件工程师不断提高警惕。我们怎样才能制服这个敌人?或者，更具体地说，是什么导致了相声?什么时候会有问题?你能做些什么来确保它不会破坏你的产品设计?稍后我会回答这些问题，但首先让我们看看我在今天的设计中最常发现和纠正的相声问题。
最常见的相声问题
随着设计工具和实践的成熟，设计团队忽略的最常见的串扰问题是垂直的层与层耦合。虽然使用固体平面来防止这种情况发生，但在这些平面上的排空会产生小孔，信号可以通过小孔耦合。根据我的经验，这些“Z方向”的耦合器是无法通过设计规则检查找到的，它只需要少量的垂直耦合器就可以折叠和眼睛。这个问题越来越严重，因为连接器和电容垫越来越具有相关的特征尺寸[RFS, 1]，必须进行阻抗匹配。洞越多，耦合的机会就越多。
图1量化了当接地屏蔽层不到位时垂直层对层串扰对PCIe Gen3眼高度的影响。图1中的眼睛图显示了无相声(左)和有相声(右)的性能。因为链路很短(3英寸)，信号被过度均衡，因此可以看到四个电压级别(是的，这经常发生[2])。在没有相声的情况下，眼睛在150 mV时是充足的。有了串音，四个电压水平的每一个都被扩大了~150毫伏的噪声，闭上眼睛。在图中绘制了模拟的眼睛高度，揭示了眼睛高度如何随着层之间的耦合并行度在X轴上从0增加到200密耳而降低。随着层间“间隙”距离的减少(金色=10密耳，红色=4密耳，以2密耳的增量)，眼睛高度以彩色编码框中所示的速率下降。这些曲线在信号完整性工具箱™中很容易创建，因此请在您的设计中使用免费试用软件．
图1。PCIe Gen3眼高度上的层间串扰，与层间隙和耦合长度(在MATLAB和信号完整性的工具箱）
图1显示，当层与层之间的间隙为6mil(蓝色)时，层间串扰每1mil耦合可导致眼高降低1mv。这意味着只需100密耳的平行度就可以去除大量的眼缘。因此，确保差压对不会通过地平面的缝隙重叠——这通常必须通过手工/可视化过程来完成。也就是说，让我们退一步来解释一下相声的来源和防止相声的设计方法。
相声的力学
多年来，技术对我们不利，导致典型的(未管理的)串扰电压从2%增加到30%，如表1所示。随着数据速率的增加和电压裕度的降低，即使是最小的，意想不到的信号干扰也会成为问题——即使只有几毫伏。因此，在电子设计和生产的各个方面工作的工程师对相声的力学有一个基本的了解是很重要的。
表1列出了影响相声的因素。直观地说，信号之间的距离越近，其耦合或串扰的可能性就越大。随着信号在不断增加的长度(称为“并行度”)中“紧密地”传播，串扰的数量增加到“饱和”点;在饱和时，串扰的数量已经达到最大值。如表1所示，现代技术的饱和速度非常快，所以我们不像过去那样多地考虑这一点。串扰也随着电压波动和上升时间的增加，或随着dv/dt和di/dt的增加而增加。根据我们熟悉的方程，I=C*dv/dt和V=L*di/dt，电容随着金属靠近而增加，互感也会增加——因此所有因素会继续结合并增加串扰。因此，控制信号间距(以及，如果可能的话，电压波动和边缘率)直接影响设计中串扰的大小。
表1。影响相声的因素，过去和现在。
要了解这些因素如何相互作用以及哪些因素占主导地位，请尝试输入表1中的值这个在线相声计算器[3] (H=10 mils, h1=h2)。修改参数并观察变化-这将增强你的相声直觉。也许可以尝试设计中固有的价值。
令人惊讶的是，尽管相声的潜力增加了，我们却看到了问题的总体减少。这怎么可能呢?与其他设计挑战一样，科技界团结起来意识到这个问题，设计了防止它的规则，并设计了确保遵守这些规则的工具。所以，在我们恐慌之前，让我们从长远的角度来看待相声问题。
相声的角度来看
是的，相声问题确实存在，但你可能会惊讶地发现，我在40年里只遇到过三个严重的问题——设计各种类型的电子产品。所有这三个问题都是在硬件建成后发现的，并在实施之前推动了防止串音问题的新学科。由于这些问题具有启发性，让我们看看是什么导致了这些问题。
如前所述，系统级串扰故障的主要原因是Z(垂直)方向上未屏蔽的层与层并行。事实上，这导致了三个问题中的两个。一个是“高速”信号和“低速”信号之间的一长段并行(注意这个，“低速”信号不再得到足够的关注)。另一个问题涉及两个串行链路信号，通过平面切割只有100密耳的耦合。这两个问题都非常难以分离，在仔细研究层层PCB布局图时，会出现“啊哈”的时刻。虽然布局工具可能会断言他们DRC(设计规则检查)这些情况，我仍然在视觉上覆盖和检查相邻层的潜在问题——特别是在切割周围。在这种情况下，智力和经验超过了计算机算法的能力。
第三个串扰问题是在封装级的键合线中，这是由IC内缓冲的交错输入和输出引起的。串扰导致输出的倒数回到输入，由此产生的振荡是如此强大和可预测，我为这种新型振荡器设计申请了专利。谁说问题不能变成发明?
因为在硬件上很难分离和纠正串扰问题，因此会严重影响产品的性能和进度，大多数工程师只是简单地设计出来——尽管会增加材料成本。例外可能是非常大批量的产品;这些设计团队使用详细的模拟和手工布局来最小化成本。但是，大多数产品实现团队通过使用设计规则来简化和解决串扰问题。
相声设计规则
串扰设计规则通过管理PCB内信号耦合的两个方向:垂直和水平，将串扰减少到可接受的水平。垂直串扰是由其他层或“中间层”上的信号引起的。水平串扰是由同一层或“层内”的信号引起的。每个方向的相声都有不同的处理方式，具体如下:
夹层相声
通过在信号层之间放置坚固的地平面(屏蔽)来防止层间串扰问题。虽然增加层会增加成本，但固体平面解决了许多SI问题，如控制跟踪阻抗、返回电流、电源阻抗和旁路电容回路电流。因此，除了产量最高的产品外，所有产品都很容易添加额外的地面层。这听起来很简单，但请注意，“固体”平面在实践中是不存在的。因此，我将再次强调，重要的是要验证信号将不会通过切割，反垫，或在飞机上的其他空隙耦合。在这些区域，“屏蔽”两侧的信号仍然容易受到串扰，因为屏蔽的一部分已经被移除。
Intra-layer相声
通过强制信号之间的间隔距离大于5h到7h来防止层内串扰，其中“h”是信号与其相邻地平面之间的距离。设计规则以“h”表示，以确保信号与附近平面的耦合(这是好的)比其与附近信号的耦合(这是坏的)大一个数量级。在实践中，这通常需要信号间隔约25密耳。
为了说明“5h”设计规则的有效性，图2显示了Y轴上的串扰信噪比与X轴上两个信号之间的间隔距离“D”的对比。因为Y轴是一个比率(这里没有详细说明)，如图所示，较大的值是“好的”，较小的值是“坏的”。颜色显示“h”(带状线迹到地面的每个方向的距离)从3密尔(红色)到7密尔(黑色)，以1密尔为增量。水平线标记一个恒定的幅度，对于h的所有值，这是D=5h的位置。例如，h=3 mil线(红色)与水平线相交的位置为15 mil, h=4 mil线(蓝色)与水平线相交的位置为20 mil，以此类推。虽然小的h值可以看到轻微的非线性，但该图演示了设计规则如何在各种堆叠和实现中实现一致的串扰比。
图2。层内串扰幅度与信号间距和到地距离的关系。
图2说明了随着信号间距的增加(较大的D)，信号质量如何增加(即串扰减小)，以及如果信号靠近地面(较小的h)，如何更快地达到可接受的串扰水平。再次强调，操纵“D”和“h”是控制层内串扰的主要机制。参考与您的组件或技术相关的设计指南，以确定推荐的D/h比;我预计你会发现它在5到7的范围内，除非用常数D代替。
如前所述，自动化布局工具在执行层内间距规则方面优于层间间距规则。因此，接地屏蔽通常垂直使用，间隔规则水平使用。在极少数情况下，地面护城河被水平使用，间隔规则被垂直使用，其中涉及的物理原理与上面描述的类似。
虽然最好在问题发生之前就加以预防，但在硬件中遇到串扰时，不要忘记您可能可以对SerDes/DDRx驱动器强度、边缘率和均衡进行编程控制。您可能会发现可以使用软件[2]来解决这个问题。例如，只需关闭如图1所示的Tx均衡就可以恢复眼睛——即使不删除串扰。
结论
只要遵循最佳设计实践，相声问题可能是真实存在的，但并不一定像人们预期的那样普遍存在。在这里，我们讨论了加剧相声的因素，以及如何使用设计规则来管理它们。串扰模拟用于开发易于实现的物理设计规则，也用于在需要最低成本时对特定PCB进行交叉检查和调整规则。
本文节选自唐纳德·泰利安的《信号完整性，在实践中硬件，SI, FPGA和布局工程师的实用手册。
参考文献
泰利安·d(2022年4月1日)。”哪些不连续小到可以忽略?'信号完整性杂志RSS。
泰利安·d(2022年5月3日)。”修复软件中的信号完整性问题。'信号完整性杂志RSS。
[3](2022年9月29日)。”带状线串扰计算器。EEWeb的PCB工具。
