将软件定义无线电(SDR)的数字吞吐量扩展到40 Gbps和100 Gbps的过程是复杂的，需要解决各种挑战，包括维持信号完整性的困难，在现场可编程门阵列(FPGA)中实现100G以太网IP核，以及调整主机以维持高性能和高数据速率。
本文探讨了如何捕获信号并以无损的方式从模拟到数字或数字到模拟进行转换。它讨论了各种考虑，包括为高频应用选择合适的衬底和实现低阻抗。本文还讨论了如何在fpga上实现高数据吞吐量以太网，以实现IQ样本数据的分组化。最后，本文探讨了如何使用具有高数据吞吐量能力的主机或服务器系统来处理SDR的FPGA和主机系统的网络接口卡(nic)之间交换的大量数据。
mmWaves乐队
毫米波(mmwave)的波长范围在1到10毫米之间，通常被称为极高频率(EHF)。毫米波传播面临的一些主要挑战包括高衰减和高易受障碍物阻碍。尽管有这些挑战，这个无线电波段(30至300 GHz)对数据传输应用是有吸引力的，因为它适合涉及传输大量数据的应用，如千兆无线服务，因为在毫米波频率比在较低频率可以携带更多的数据。
毫米波被广泛应用于天文学、遥感、安全筛查、卫星成像和5G通信等领域。在5G网络中使用mmWave技术的计划可能是最有前途的应用之一，因为研究表明，使用这些频率的5G网络可以提供超低延迟(<1毫秒延迟)和非常宽的带宽(10-20 Gbps)。
随着高带宽应用程序数量的快速增长，越来越有必要在数字领域处理大量数据。处理和传输如此大量的数据需要超高速多千兆样本/秒(GSPS)模数转换器(adc / dac)和超高速通信链路。需要这种性能水平的应用程序的例子包括边缘计算和频谱监测应用程序。这类应用需要fpga和100G以太网来传输数据。
用于mmWave应用的sdr
SDR系统是一种利用灵活的基于软件的组件的收发器，能够执行复杂的信号处理功能。一个典型的SDR系统有三个主要部分:处理模拟信号的无线电前端(RFE)，处理数字化信号的数字后端，以及处理混合信号的接口。RFE提供多个独立的发射和接收通道，每个通道都支持较宽的频率调谐范围，通常为几十千兆赫。开云体育官网登录平台网址
数字后端具有FPGA，允许SDR和主机系统之间的高速数据传输。最高带宽的sdr提供高达3 GHz的高瞬时带宽。用于高性能SDR系统的fpga具有各种板载数字信号处理(DSP)能力，包括解调、CORDIC混合、数据分组、上转换和下转换，以及特定应用功能，如人工智能/机器学习(AI/ML)和安全方案。混合信号接口由专用的adc和dac组成，它们将信号从一种格式转换为另一种格式。图1显示了一个高性能SDR系统的简化框图。
图1。Per Vices Cyan高性能SDR系统的高级概述。
高性能系统适用于广泛的无线应用。最新升级的平台采用了3个GSPS adc和4个100gbps链路，相比之前的平台采用了1个GSPS adc和4个40gbps链路，可以实现更高的吞吐量和带宽。此外，该系统可以升级，以支持应用程序利用极高的频带。
FPGA 100G的挑战和解决方案
在实现高数据吞吐量SDR的FPGA设计时遇到了各种挑战。首先，随着总线的宽度和速度的增加，越来越难以满足授时要求。这可以从40G以太网使用128位字而100G以太网使用512位字的事实中看出。例如，当实现100G时，时钟中心频率为390.625 MHz (100G)，每512位/字，信号每隔两个块有效(390.625*512 = 200 Gb/s，因此信号只在200/2 = 100 Gb/s之后的每隔一个时钟周期有效)。在FPGA中正确处理这一点通常是困难的。
实现支持100G数据传输速率的基于fpga的系统需要解决各种设计挑战，并要求严格遵守良好的设计实践。其中一些实践包括正确处理信号和减少组合路径。这很重要，因为每个输入信号数据需要在时钟上升边缘之前(设置时间)和之后(保持时间)保持稳定，以便在每个信号路径上执行顺序组合逻辑，同时考虑该时钟，如图2所示。
图2。必须尊重时钟上升边缘的数据信号的设置和保持时间。
如果FPGA设计有设置或保持时间违反，触发器输出不能保证稳定，这意味着它可能是零，它可能是1，或在中间的某个地方;这个性质叫做亚稳态。在减少组合路径中常用的设计技术之一是流水线。流水线基本上需要在电路的路径上添加触发器，以减少路径延迟(包括组合延迟和路由延迟)，这样它就尊重时钟，并有助于将高速系统的吞吐量最大化。当然，流水线并非没有后果，因为它往往会增加延迟。
高速PCB设计的挑战和解决方案
高速系统的性能很大程度上取决于所用PCB的质量。为了防止信号退化，应特别注意PCB材料、迹线和耦合器。在大多数情况下，用于高速应用的pcb有几十层和数百道痕迹。对于这样的pcb，考虑衰减、阻抗失配和电感/电容串扰是至关重要的，因为它们极大地影响系统的整体性能。
高频应用的性能也在很大程度上取决于痕迹粗糙度的电阻损失。在高频率时，流经铜线的电流在其表面附近受到限制，这种现象称为“表皮效应”。结果表明，有效电阻随横截面积的减小而增大(一)的材料。由于电流沿铜表面的轮廓流动，表面粗糙度的有效值是电流流过的距离的增加(L)因此铜的电阻增加(因为R = pL /,在哪里p电阻率,l是长度，和一个为横截面积)。
此外，在高频率下，纤维的编织效果也会出现问题。图3显示了不同材料的纤维编织效果。
图3。纤维编织效果在四层压材料(再现从这个源）.
任何纤维织构效应都是由于整个PCB基板的织构模式的周期性变化造成的。由于纤维的编织导致衬底材料的介电常数不断变化，衬底编织的介电常数是各向异性的，这意味着沿轨迹运行的信号所看到的介电常数也取决于信号传播的方向。在表面粗糙的导体痕迹中，纤维的编织作用更为深刻。这可以在图4中看到，根据路由的方向，每个跟踪都有不同的特征阻抗。
图4。纤维组织对衬底材料定向区多条轨迹的影响。
在为高速应用程序设计PCB时，解决这里讨论的每个挑战是至关重要的。首先，需要仔细选择导体，以确保整个系统信号的最佳性能。此外，使用差分信令是用于提高pcb高速应用的性能的策略之一。这种技术有助于确保即使在衰减水平很高的情况下也能保持数据链路的功能。其次，即使在地面连接的质量得不到保证的情况下，它也能确保健壮的性能。与单端路径相比，差分信令支持更高的数据速率。
减少pcb损耗的一种方法是在设计中采用低损耗层压板。对于用于高速应用的pcb，必须使用超低损耗层压材料，如Tachyon 100G。Tachyon 100G具有优异的电性能，是100gbps及以上数据速度的理想选择。
通过在PCB设计中采用多种策略，纤维编织效应也可以最小化。对于初学者，建议使用均匀的玻璃材料，如3113或2116，以确保阻抗的变化最小。其次，建议在PCB中使用宽的迹线，并确保它们与纤维翘曲成一定的角度。研究表明，在多氯联苯中使用之字形可以极大地减少纤维的编织效应。此外，建议使用具有相似树脂和纤维介电值的材料。
为100gbps以太网设计主机系统的挑战和解决方案
设计一个能够支持100 Gbps以太网的主机系统有许多挑战。在SDR方面，FPGA保证了同步和确定性的性能，数据的传输是均匀和单调的。主机侧的数据传输容易出现延迟和抖动。需要仔细考虑以确保适当地管理延迟和抖动相关问题，以防止网络缓冲区或NIC上的数据静默丢失。
在涉及多个通道和宽带宽的应用程序中，从内存写入磁盘可能是一个挑战。开云体育官网登录平台网址确保两者之间保持足够的写速度是至关重要的。高速传输数据是一项具有挑战性的任务，因为难以维持所需的缓冲区级别。该任务还具有严格的延迟和抖动性能要求，难以维护。
为了实现SDR系统与主机之间的确定性数据传输，需要精确的时间同步。这种同步有助于确保在传输操作开始之前缓冲区中的数据是可用的。它还有助于防止由于传输数据流在不适当的时间开始而导致传输数据包缓冲区的耗尽(不足)或饱和(溢出)。当数据流开始的太晚时，数据包缓冲区就会耗尽，导致数据流不足;当传输开始的太早时，数据包缓冲区就会饱和，导致数据流溢出。
需要对SDR和主机进行同步，以确保在整个操作过程中有足够的样本数据和缓冲裕量可用。这允许系统处理交换机和网络接口控制器/卡引起的延迟，并有助于防止传输缓冲区耗尽。一旦流开始，DAC以确定的速率吸收样本，而缺乏样本会导致不希望的相位差。
采用不同的策略来克服在设计用于高速应用程序的主机系统时遇到的挑战。一些最常见的策略包括使用合适的操作系统(如开销较小的Linux)，使用足够的DDR4 RAM(提供更高的传输速率)，使用非易失性内存快速(NVMe)驱动器(使用PCIe而不是SATA)，或使用能够支持100 Gbps (100 GBASE-R)的FPGA加速网卡。选择高性能的CPU也很重要。适合此任务的CPU应该具有足够的处理器速度，支持PCIe架构，并具有足够的内核和线程。
在设计高数据吞吐量主机系统时要考虑的另一件事是绕过内核网络堆栈。大多数操作系统内核通过它们的网络堆栈处理网络。对于大多数应用程序来说，这个堆栈已经足够好了，但是对于高吞吐量系统来说，它就太慢了。网络速度在提高，而网络堆栈却跟不上，这一事实加剧了这个问题。
为了解决这个问题，可以使用其他软件网络工具(如Data Plane Development Kit (DPDK))绕过内核网络堆栈。内核绕过栈将协议处理转移到用户空间。这允许应用程序直接访问和处理它们自己的网络数据包，并提高吞吐量。对于主机系统来说，这是一个非常重要的考虑因素，因为使用内核堆栈将破坏设计硬件组件来处理一定吞吐量的目的。因此，在高吞吐量SDR系统的运行中，使用内核旁路堆栈是至关重要的。
总结
毫米波(mmwave)使数据以高速率传输，其应用日益广泛。为了充分利用可以在这些频率下传输的大量数据，需要能够提供mmWave频率的接收/传输，并支持高采样率和高数据吞吐率的系统。实现端到端基于srd的系统，提供100gbps的数据速率是非常具有挑战性的，需要考虑大量的设计因素，包括PCB信号完整性，FPGA HDL代码和主机系统本身。这些sdr包含fpga和100 Gbps以太网网络回程，适用于广泛的mmWave应用，包括低延迟(如5G边缘计算)和频谱监控应用。
