在过去的二十年里，我已经积累了成功实现串行链接所需的项目清单。这个列表现在归结为“成功的串行链接的7个步骤”，我在我的课上教，并提供作为第二章我的新书．本文将涵盖前两个步骤:(一)尽量减少不连续性，(二)管理损失。这两个步骤是最重要的，所以我们从这里开始。事实上，这七个步骤在整个设计和实现周期中一起工作，从不同的角度处理这两个挑战——有或没有模拟。
步骤1:尽量减少不连续性
这就是你需要创造性思考的地方。总之，所有不必要的过孔、连接器、断路器、电容器、走线、电缆和其他互连应被拆除。为什么?因为通过一种新型互连的每一次过渡都代表着另一种潜在的“不连续”，或连接中可能导致阻抗变化的元素。阻抗变化引起信号反射，从而降低和扭曲信号的完整性。事实上，不连续是链接失败的主要原因，所以这就是我们开始的地方。
这并不是说不连续性不能得到控制。只是在制造变量和公差的大范围内，你需要管理的变量和公差越少越好。学会从头到尾地观察链接，找到每一个连接过渡的地方，然后尽可能多地删除过渡。这是最小化不连续的第一个也是最好的方法:在您被迫在实现期间控制它们之前，减少设计阶段的数量。
如果你的PCB需要从一个设备连接到另一个设备或连接器，你应该能够将每个差分对的复杂性降低到两端有通孔的带状线迹，可能在一端有短断开迹(这可能是另一个间断)。一些链接协议允许您交换差分对中的p和n，以避免额外的通孔。无论如何，除非绝对需要，否则不要接受间断。
一旦你移除了不必要的不连续点，就该匹配剩下的不连续点的阻抗了。首先了解Tx、Rx、任何必要连接器的阻抗，以及您正在使用的标准或协议规定的阻抗。然后，在可能的情况下，通过有意地调整阻抗，使沿信号路径的阻抗变化幅度最小化。
这通常意味着使用场求解器来计算和调整具有相关特征尺寸的走线和过孔的阻抗[1]的数据传输率。通过阻抗[2]可能很难解决，因为通过求解器不像跟踪求解器那样容易获得[3.］．但是这里有一个免费软件试用的信号完整性工具箱通过解算器你可以用。
即使你在实现中尽可能多地去除不连续点并匹配阻抗，你期望具有一致阻抗的项目的制造阻抗也可能不是那样的。图1是一个TDR [4]的大小为6.6英寸。带两个通孔和一个交流电容器的走线;此连接所需的最小间断数。
如图所示，即使交流电容器及其相关的衬垫管理良好，路由和PCB结构的细微差别导致预期的100欧姆阻抗发生重大变化。这个场景在参考文献5中有更详细的解释(14页)，并揭示了不连续可能存在，即使你删除了尽可能多的。这让我们回到了开始的地方:去除所有不必要的不连续。
图1．测量不连续
第二步:管理损失
损失发生了，所以挑战在于控制损失并将其控制在可接受的水平。什么是“可接受的”取决于您的数据速率、协议和所涉及的设备。因此，管理损失的第一步是在感兴趣的频率上为链接定义一个损失预算。这可能来自您的设备发布的设计指南、正在使用的串行标准、经验法则、SerDes均衡功能或以前的项目。
表1显示了跨越三个pcb的16 Gbps系统级链路的“插入损耗”(IL)预算示例。IL的好处是，当不连续被恰当地处理(参见步骤1)时，它可以如图所示线性求和。
表1。样本16 Gbps损失预算
在串行链接的早期，丢失引起了所有人的注意。因此，SerDes均衡在处理损失方面比处理不连续要好得多。后来出现了许多低损耗的电介质，它们现在很常见，而且价格也便宜。这导致了过度补偿，特别是在没有足够的最小损失来抑制由不连续引起的不可避免的反射的短链路上。更新的系列标准现在指定了可接受的损失范围，同时具有最小值和最大值的损失预算是个好主意。
一旦你的损失预算是已知的，估计你所有链接的损失。在了解迹线结构和材料之前，不要将损耗转换为长度。最相关的参数是损耗正切(Lt，有时称为损耗因子或Df)和迹宽(Tw)，它们分别与介质损耗和导体损耗直接相关。如果涉及到电缆，它们通常每英寸的损耗小于PCB迹线，如其数据表中指定的那样。
为了说明迹构造的相关性，图2显示了在7.5 GHz下12英寸的IL变化为3倍。根据所使用的材料，不同的PCB迹线。由于PCB介质的损耗切线在10倍范围内可用(红色=0.002，蓝色=0.006，绿色=0.01，金色=0.015，黑色=0.02)，因此介质损耗是造成损耗3倍变化的主要影响因素。
图2。15 Gbps差异IL变化12英寸。PCB轨迹(在MATLAB和信号完整性工具箱™中创建的图形)
在图2中的每个Lt值/颜色中，差异迹线(Tw)的宽度以1 mil增量从3到9 mil变化。这本身就会导致在7.5 GHz时由于导体损耗而产生超过1db的损耗变化。从3 ~ 5密耳加宽可显著降低导体损耗，而加宽超过6密耳则影响较小。
图2显示了一个15 Gbps信号可能在每英寸1/3 dB到每英寸1 dB之间的任何地方，这取决于PCB走线的实现方式。这意味着，如果您的迹线损失预算为15 dB，则最大迹线长度可能为15英寸。到45英寸。这个巨大的差异说明，在确定迹线构造之前，讨论迹线长度限制是没有用的。或者，从另一个角度来看，如果你需要的长度损失太大，那么改变材料可能会解决问题。
一旦知道了迹线结构的dB/inch，还需要为路径中的任何连接器和通孔添加损耗。如果您不知道这些项目的损耗，在10 Gbps以下的粗略经验法则是，对于较大的项目(例如，厚背板过孔，直角连接器)增加0.5 dB，对于较小的项目(例如，60 mil厚PCB过孔，LGA连接器)增加0.25 dB。如果你的速度超过10gbps，那就翻倍。
虽然本节重点讨论了IL的管理，即信号从Tx传输到Rx时衰减了多少)，但您应该注意到还有其他类型的损耗。其中一个值得考虑的是“返回损失”(RL)，它量化了有多少信号反射回Tx。所有串行标准都指定了IL的限制，许多标准还指定了RL的限制。虽然RL的理解和量化更加复杂(RL不是线性和)，但它与不连续的大小和数量直接相关。因此，当你最小化不连续时(第一步)，你就在改进RL。如果您的链接需要不合理的不连续数，您可能需要模拟它，以根据规范的限制量化其RL。也有一个损失，量化多少能量从微分模转移到共模。虽然超出了我们在这里讨论的范围，这更难量化，但管理它的最佳方法是在第三步做好工作:使用最佳实践进行路由。
结论
成功的串行链路实现都是最小化不连续和管理损失，所以总是从那里开始。剩下的七个步骤是:
(3)采用最佳实践的路线
(4)采用两位数数据速率最佳实践的路由
(5)移除不可接受的存根([6].幻灯片5）
(6)防止制造问题
(7)与固件团队合作[7］
这七个步骤在我的书中有进一步的详细描述，书中还包括了关于不连续的一章。如果您想在以后的文章中了解更多关于某个步骤的信息，请在下方评论。同时，注意不连续性。有时候你遇到的问题可以通过增加一点损失来掩盖——这并不总是最直观的解决方案。
本文节选自唐纳德·泰利安的新书信号完整性，在实践《硬件、SI、FPGA和布局工程师实用手册》。
引用:
[1] Telian D.(2022年4月1日)。”哪些不连续是小到可以忽略的?信号完整性期刊RSS。
[2] Telian D.(2022年6月2日)。”通过阻抗理解．”信号完整性期刊RSS。
[3](2022年5月16日)。”带状线微分阻抗计算器EEWeb的PCB工具。
迈克·斯特恩伯格。(2012年6月3日)。TDR:预测未来”
[5] Telian D.， Camerlo S.， Steinberger M.等。2014。”将更高的数据速率串行链路引入生产-问题和解决方案2014年设计展最佳论文。
[6] Telian D.(2007)。适应6 Gbps及以上的信号完整性工具和技术(幻灯片1-33)。SiGuys, CDNLive !2007.
[7]: Telian D.(2022年5月3日)。”修复软件中的信号完整性问题信号完整性期刊RSS。
相关资源
第七集:Eric Bogatin与IBIS模型之父Donald Telian谈话
