下一代数据网络系统需要以更快的数据速率组合高带宽，以最大限度地提高系统吞吐量。目前的50t交换系统有512个通道，运行速度为112 Gbps，如果数据速率提高到224 Gbps，容量将增加一倍，达到100 T。PAM4信令已被广泛采用，其优点如下:1)晶体管和进程节点可伸缩到PAM4波特率;2) SERDES支持PAM4带宽时，信噪比性能更好;3) PAM4比PAM6编码方案更简单，效率更高，功耗更小，占地面积更小;4)向后兼容到112 Gbps;5)使用PAM4的光链路也首选PAM4，因此兼容电和光信号，在使用光学介质的主机对主机链路中具有更好的功率和成本。然而，224Gbps-PAM4信令在电气信道设计中面临着更多的带宽挑战。可以观察到，当工作频率超过45 GHz时，大多数无源器件的电气性能都有很大的下降，传统的设计很难满足224 Gbps的系统要求。由于考虑到高SERDES I/O密度，已经具有挑战性的高带宽电气要求进一步复杂化。
在这篇论文中，分析了224Gbps-PAM4组网系统信号完整性设计面临的挑战，提出了满足端到端(E2E)损耗预算≤40 dB的关键实现方案。链路预算要求在双向包、单板、线缆、连接器之间合理分配。在这篇论文中我们将介绍如何分解系统组件之间的链接预算，以及如何在各自的损失预算范围内设计这些组件。
封装设计需要考虑高阶模式传播和色散、平面共振、传输损耗、串扰、垂直跃迁以及BGA球距和球型。在奈奎斯特频率下，理想的下一代包迹损耗目标解释灵活性为0.123 dB/mm，允许总共60 mm (TX+RX)包迹路由。这可以通过a.)跳过层跟踪路由实现;b)采用低损耗材料;c)高级铜表面处理，表面光滑粗糙。包装垂直损耗目标为1db。这要求BGA球距≤0.8 mm，封装芯厚< 1mm。在超过60GHz的情况下，厚芯将会带来巨大的损耗。较小的BGA球尺寸可以进一步减少包装不连续和包装损失。我们在2021年DesignCon论文[1]中描述了一个224Gbps-PAM4封装设计实践，使用0.5 mm BGA球间距。这篇论文讨论了0.8 mm球间距封装和PCB设计，以解决大尺寸封装的可靠性问题。
PCB设计需要仔细的架构规划，包括通道的放置，走线断开/插入和通孔优化，以尽量减少水平和垂直损失，以及通孔到通孔和走线到通孔的耦合，特别是在处理小球间距高密度板设计时。在高io计数板设计中，由于深BGA排排列，通过耦合需要新颖的通过配置，以减少迹通和通通耦合。通过存根长度显著影响超过45 GHz的PCB损耗，在224Gbps-PAM4板设计中应控制在< 6 mils。在全球路由区域内奈奎斯特频率下，理想的下一代PCB走线损耗目标解释灵活性为0.95 dB/英寸，允许总共10英寸(TX+RX)
PCB跟踪路由。这可以通过跳层痕迹设计和超低损耗材料的使用以及HVLP铜表面处理来实现，以获得光滑的铜表面粗糙度。PCB跳层跟踪路由需要更多的路由层，因此需要更深的通过转换。当过孔连接到最长走线时，PCB过孔垂直损耗不应超过1db。这要求通过长度小于65密耳和通过存根长度小于6密耳。良好控制的介电材料性能、介电厚度和铜几何形状的变化对成功的设计也很重要。我们在2021年DesignCon论文[1]中描述了一个224Gbps-PAM4 PCB分岔设计实践，该实践使用0.5 mm BGA球间距用于FPGA应用。相似的优化方法应用于0.8 mm球距的沟道破口和孔道过渡设计。
封装和PCB通常是分开设计的，然后将优化的封装和PCB模型级联起来执行链路模拟。BGA球包含在封装模型中，在PCB模型中不应重复计算。如何终止PCB球垫是准确的PCB建模的关键。在这篇论文中，在封装- pcb接口上设计了一个同轴端口，可以准确地捕获衬垫电容，而不会引入任何人为的不连续。在DC-80GHz频率范围内，级联封装和PCB模型与集成封装-PCB模型具有良好的相关性。
研究了几种电缆/连接器配置，认为由于向后兼容性的限制，基于当前电缆和连接器特性的预计电缆组件损耗目标为~ 15 dB(1米电缆+ 2个连接器)。电缆组件的设计不在本文范围内，但是，通过一些技术突破和良好控制的制造公差，1 m电缆+ 2连接器的配置应该达到~ 10 dB的奈奎斯特频率损耗目标。介绍了连接器配合接口优化的一个实例在这篇论文中结果显示，带有2个连接器的电缆组件的损耗降低了3.2 dB。
上述方法推动了成功实现224Gbps- PAM4高性能和高密度系统设计的关键实现方案。
这篇论文这里的引用获得2022年设计展最佳论文奖。阅读全文DesignCon 2022纸,下载PDF．
