联合电子设备工程委员会(JEDEC)标准将DDR4的最大速度定义为每秒3200兆传输(MT/s)，尽管第一个DDR4-3200现场可编程门阵列(FPGA)内存控制器刚刚以这种速度可用，用于连接无缓冲(或未注册)双内联内存模块(UDIMM)。在模拟中有效地建模具有同时切换输出(SSO)的DDR4-3200通道，进一步挑战是确保DQ符合规范，在超低1E-16 BER下令人大开眼界。
由于DDR4-3200边缘率低于100ps，建模高速并行总线内存接口对信号完整性工程师来说已经成为挑战，甚至在仅观察SI模型注入抖动时跨多板的挑战更大。此外，为了确保更高的保真度建模，PDN和VRM是必要的，以查看SSO/SSN在DDR4系统中产生的噪声的影响。通过在系统模型中包含这些其他组件，可以实现功耗感知的SI模拟。
问题是，功率感知SI仿真模型在第一批DDR4-3200 FPGA内存控制器上对DDR4-3200的测量有多精确?我们如何解释模拟中的测量探头加载模型?相声是如何影响DDR4-3200的?我们如何有效地建模，并将功率感知SI模型与测量相关联?这项工作的目的是使用第一个DDR4-3200 FPGA存储控制器之一Xilinx Versal，它与UDIMM接口，以显示一种将信号完整性模拟与测量准确关联的方法。使用相关模型是确保满足电压和定时规格的关键。除了端到端系统级分析之外，所有设计参数都将通过直接测量进行验证。我们将分享一个模型相关过程，以突出这些度量的最佳实践。
这项研究结合了使用Keysight ADS的功率感知SI模拟和来自Rohde & Schwarz测试设备的测量，以及来自EyeKnowHow的DDR4中间层，展示了如何在DDR4-3200开发周期中提高设计裕度，同时，研究了SSN对DDR4-3200功率感知SI模型的影响。
它还分析了功耗感知的模拟和测量，以验证设计性能在第一个DDR4-3200 FPGA内存控制器上，同时验证该设计的电气性能满足JEDEC规范。这些功率感知模拟将观察SSN/SSO的影响，同时去除测量过程中探针加载和去嵌入中间物的影响。
这项工作还考察了供应商模型、从3D现场求解器中EM提取的模型和IBIS模型，并展示了正确模拟这些模型的注意事项，最后以相同模拟的DDR4-3200模型的实际测量相关性为结论。
本文在2022年设计展上发表。在这里下载完整的PDF文件．
