MathWorks中宣布的新功能高密度脂蛋白验证器加速fpga在环(FIL)验证。新的FIL功能可以实现与FPGA板的更快通信和更高的时钟频率模拟。现在，系统工程师和研究人员可以自信、快速地验证和验证FPGA设计是否能在系统中按预期工作，从而节省开发时间。
随着信号处理、视觉处理和控制系统算法的日益复杂，在FPGA板上模拟硬件实现有助于在其系统上下文中验证设计。用于FIL验证的HDL验证器自动设置和连接MATLAB和Simulink测试环境到FPGA开发板上运行的设计。这有助于交付在实际硬件上运行的FPGA设计的高保真联合仿真，同时重用用于开发的相同测试环境。
R2016b版本允许工程师为他们的FPGA系统时钟指定自定义频率，时钟速率比以前的FIL快5倍。对于在针对FPGA时使用超频因子的设计，例如控制应用程序，可以使用更大的数据输出大小来提高吞吐量。工程师现在还可以利用FIL(使用PCI Express接口)来加快MATLAB和Simulink之间的通信，以及Xilinx KC705/VC707和Intel Cyclone V GT/Stratix V DSP开发板之间的通信，仿真速度比千兆以太网快3-4倍。
MathWorks的产品经理杰克·埃里克森(Jack Erickson)说:“随着电子系统变得越来越复杂，作为验证步骤的精确原型的需求变得至关重要。”HDL Verifier现在允许工程师在真实的硬件上以真实的时钟频率运行设计，并具有快速的运行时间。能够通过MATLAB和Simulink实现这一点，是在算法开发环境中验证硬件设计的一种简单方法。”
要了解有关HDL验证器的更多信息，请访问:mathworks.com/products/hdl-verifier