歪斜可能来自任何对内不对称，例如:包、球网格阵列(BGA)爆发、对内路由长度不匹配、连接器和不对称返回路径通道，仅举几个例子。其中许多可以通过在设计中指定严格的约束来控制。但是，由于FWE本质上是统计的，所以很难控制它造成的时间偏差，在这样的数据速率下，它可能会毁了你的一天。
FWE偏斜是当玻璃纤维增强介质衬底引起相同长度的对内定时偏斜时通常使用的术语。由于印刷电路板(PCB)制造过程中使用的介电材料是由玻璃纱织成布并浸渍环氧树脂制成的，因此它变得不均匀。
如图1所示，当顶部迹迹穿过低树脂填充玻璃编织区域的一部分长度时，与底部迹迹穿过高树脂填充玻璃编织区域相比，它具有不同的传播延迟。延迟的差异被称为时序或相位倾斜。
信号沿传输线传播的速度取决于材料的相对介电常数(er)，也称为介电常数(Dk)。Dk越大，信号传播越慢。由于现代串行链路接口在一对相等长度的传输线上使用差分信号，因此正(D+)和负(D-)信号之间的任何时间偏差都将一些差分信号转换为公共信号组件。最终，这会导致接收器闭上眼睛，造成电磁干扰。
时域的时序偏移在频域表现为谐振null，如图1所示。在这个例子中，如果时间偏差等于波特率的1 / 2单位间隔(UI)， D+和D-信号将移动90度，谐振null出现在波特率的频率上。
如果pair内定时偏移(t斜)和FWE长度已知时，谐振频率(f0)可以用以下公式进行预测:
(1）
地点:
单位长度秒数
长度FWE=最大FWE长度
c =光速= 2.9998 e +8米/秒(1.18E+10英寸/秒)
Dk最小值, Dk马克斯为玻璃编织的最小和最大有效Dk。
当TD斜等于1UI时，D+和D-信号移位180度，彼此相位一致。共振零出现在奈奎斯特频率，等于波特率的一半，眼睛完全关闭。
（2）
根据定义，波特率是每个UI传输的符号数量。对于非归零(NRZ)，波特率等于符号率或比特率。对于4级脉冲幅度调制(PAM-4)信令，每个UI有两个符号，波特率为比特率的一半。因此，对于56 GB/s的PAM-4，波特率为28 GBd。对于IEEE802.3bs，以太网400 G标准，波特率为26.56 GBd, PAM-4，本研究使用。
对于PAM-4信令，倾斜问题会加剧(见图2)。在这些示例中，使用模拟的1无损传输线来显示由于倾斜导致闭眼的影响。当然，没有所谓的无损传输线，但它是一个有用的方法，严格隔离损失由于倾斜。如图2a所示，在歪斜为0 UI时，信道损耗平坦，眼睛睁得大大的。
由于FWE偏斜，频域谐振空值表现为陷波滤波器。根据q因子的不同，共振附近的频率被衰减。如果共振零发生在奈奎斯特频率附近，则眼睛减少。在图2b的例子中，有0.5 UI，或18.8 ps的倾斜，在波特率下有一个谐振null，在13.28 GHz奈奎斯特频率下的插入损耗为3 dB。这导致眼高(EH)降低153 mV，抖动增加10 ps。
如图2c所示，当斜度为1 UI，即37.65 ps时，谐振零点处于奈奎斯特频率，眼睛完全闭上。由于通道受损和其他损伤，闭眼只会变得更糟。
总倾斜预算
根据经验，我们通常努力使互连带宽(BW)是比特率Nyquist频率的5倍。这符合许多示波器制造商的上升时间(RT)-BW产品规格为0.35，即。
（3）
5倍奈奎斯特表示傅里叶级数的五次谐波正弦分量。五次谐波以下的互连BW保持了上升时间的完整性，下降到基频(f1)周期(T)的7%。
（4）
一些行业标准将渠道中所有来源的总倾斜预算限制在0.2 UI。但这对今天的PAM-4系统来说足够了吗?20%的UI在某个频率(f0)等于5倍奈奎斯特频率(fNq）.
如果,
（5）
然后,
(6）
以26.56 GBd计算，仅为7.53 ps。
但是，0.2 UI会消去奈奎斯特频率的五次谐波。从历史上看，对于NRZ和较低的波特率，有更多的裕度，但对于PAM-4，由于-9.5 dB的信噪比(S/N)损失，0.2 UI可能会进一步紧张通道裕度。
因此，一个好的经验法则是确保第一个零出现在奈奎斯特频率的第七次谐波上，以保持第五次谐波频率分量的完整性。这意味着总倾斜预算为0.14 UI。
（7）
图3比较了0.2 UI和0.14 UI的总倾斜预算与常见的行业标准波特率。如图所示，随着波特率的增加，倾斜预算呈指数级下降。对于0.14 UI, 26.56 GBd时的总倾斜预算为5.27 ps，而56 GBd时仅为2.5 ps。由于这是总倾斜预算，因此FWE倾斜预算没有太多剩余。
图4比较了添加了0.14 UI(见图4a)和0.2 0UI(见图4b)倾斜的两种无损差分对模拟。眼图显示，在13.28 GHz Nyquist频率下，插入损耗有0.22 dB的增量，由于谐振零频移至66.4 GHz，中心EH减少了额外的12 mV，抖动增加了0.57 ps(见图4b)。
现实
对于一个无损信道，12 mV似乎微不足道。但事实并非如此。真正的通道开云体育官网登录平台网址有损失和其他损害，进一步侵蚀眼睛的开放。此外，许多规格对总损耗有限制。
IEEE 802.3bs (chip-module) C2M (chip-module)规范2在13.28 GHz时有10.2 dB的紧插入损耗(IL)掩码要求。同一文件的表120E-1规定了TP1a处最小EH差异为32 mV，眼对称掩膜宽度(EW)为0.22 UI或8.23 ps。
图5显示了真实芯片C2M通道的IL和PAM-4眼图的模拟结果。在最坏的情况下，功率-电压-温度(PVT)用于包括封装在内的变送器型号。图5a显示了固有通道的结果，包括所有损伤。它有1.7 ps，或0.045 UI的倾斜作为基线。信道损耗刚好满足IL掩码，眼睛满足IEEE 802.3bs EH和EW有裕度。
图5b和5c分别显示了相当于0.14 UI和0.2 UI的总倾斜。随着偏斜的增加，由于谐振零频率的降低，IL退化。在0.14 UI(见图5b)， IL刚刚开始违反奈奎斯特频率断点附近的IL掩码，EH和EW仍在规范范围内。在0.2UI(见图5c)时，IL略差，EH刚达不到32 mV规格，但它通过了EW规格。
以10-5比特误码率(BER)测量的最小眼高和眼宽为:
a) 0.045 UI:(37;37;37) mV和(9.601;9.789;9.601) ps - EH/EW -通过
b) 0.14 UI:(35;34;34) mV和(9.224;9.601;9.224) ps - EH/EW - PASS
c) 0.20 UI:(31;30;30) mV和(9.036;9.036;9.036) ps - EH -失败/EW -通过
我们扭曲了预算
由于FWE是玻璃编织风格、树脂化学性质、痕迹几何形状和堆叠参数的函数，因此很难从数据表中建立精确的delta Dk。一项实际研究表明，最大FWE倾斜为45 ps，超过7.5英寸。这代表6 ps/in。的FWE偏斜。这些板是在带状线设计的，使用双层1035铺展玻璃，用于Megtron-6芯和预浸料。
这是现代千兆位设计的现实研究，但是，多层铺层的复杂性并不能确保每层玻璃束在痕迹上下的完美对齐。事实上，横截面的观察表明，每层的玻璃束相互偏移，这将改善FWE倾斜结果。按照Simonovich4的方法给出了更悲观的9.46 ps/in。，这可能见于单层结构的微带。
如果将1ps的倾斜预算用于所有损伤，如长度匹配、连接器和断开，则可以为各种波特率建立FWE倾斜预算。图6绘制了假定总倾斜预算为0.14 UI的FWE UI倾斜预算与波特率的关系。高达10 GBd左右，来自其他损伤的1 ps倾斜是可以忽略不计的。然而，在10 GBd之后，它开始影响FWE的倾斜预算。在26.56 GBd和32 GBd时，约为0.11 UI，而在56 GBd时，仅为0.08 UI。
6ps /in。的FWE偏度，3.计算FWE长度以满足0.14 UI总倾斜预算，并绘制与GBd速率的关系(如图7中的红色柱状图所示)。采用Simonovich的方法，4FWE长度用蓝色表示。
很明显，随着GBd速率的指数级上升，FWE长度呈指数级下降。如果没有进一步的缓解技术，FWE在10gbd以上就变得越来越难以控制。价格为26.56 GBd, 6 ps/in。倾斜时，最大长度为0.7英寸;56 GBd，只有0.25英寸。但9.46 ps/in。倾斜时，长度减少到0.5英寸左右。在26.56 GBd和0.2英寸。56磅/天。
常用的FWE偏移缓解技术包括:
- 一种玻璃风格，其中玻璃股被机械地铺开，以填充树脂丰富的窗户
- 差动对的之字形或随机布线
- 差动副节距与玻璃式节距对齐。然而，这并不总是可行的，因为不同玻璃风格的经纱和填充纱可能有不同的节距
- 艺术品在PCB面板上旋转7到10度
总结与结论
比特率超过25gb /s时，0.2 UI的总倾斜预算已被证明不足以满足某些行业标准的PAM-4信令。为了减轻偏斜对EH和EW的影响，建议使用0.14 UI作为总偏斜预算，以保持信道带宽至少为波特率Nyquist频率的7倍。
在高达10 GBd左右的情况下，将非fwe倾斜限制在1 ps以内，对0.14 UI总倾斜预算的影响可以忽略不计。但是，在10gbd之后，FWE倾斜预算开始减少。在26.56 GBd和32 GBd时，约为0.1 UI，而在56 GBd时，仅为0.08 UI。
越来越大的开关专用集成电路(ASIC)封装和越来越紧的BGA间距封装意味着降低阻抗控制的线宽和空间，以突破BGA引脚领域。通过紧间距背板连接器布线的挑战类似。BGA的逸出长度在0.25英寸左右是很常见的。或更多;而且，在大多数情况下，这些爆发平行于面板的X-Y轴。56 GBd，这代表了整个倾斜预算，如果没有进一步的FWE倾斜缓解技术，将无法控制。
当然，这种分析是基于最坏的情况，并不一定意味着违反这种倾斜预算将导致系统崩溃，但它确实表明，需要对通道进行更详细的建模和仿真，可能需要更多的考虑将FWE倾斜预算包括在通道模型中。这将对下一代112 GB/s系统的设计和PCB电介质材料的选择提出严峻的挑战。
参考文献
- Keysight Pathwave高级设计系统(ADS)电路设计和仿真软件，版本2021，更新2,Web，www.keysight.com/en/pc-1297113/advanced-design-system-ads ? cc = US&lc = eng．
- IEEE Std 802.3bs™，电气与电子工程师协会，纽约，纽约，2017。
- B. Gore和S. McMorrow，“Insitu玻璃织物表征的载体”，EDICON, 2017年9月。
- L. Simonovich，“实用纤维编织效果建模”，白皮书，第3期，Lamsim企业公司，2011年3月。
