实现224/212 Gb/s通用电气I/O (CEI)和以太网、每车道电气输入/输出(I/O)和链路系统的最高速度/数据率的最佳方法(及其带来的挑战)是什么?为了理解，我们首先研究了最佳脉冲幅度调制(PAML)与224 Gb/s的通道特性。然后，我们在<= 10 nm工艺节点的最新测试芯片中使用TX和RX硅(Si)假设进行了系统仿真和建模，并从2024-2025年可用的技术中进行了封装假设，届时将部署224 Gb/s芯片上系统(soc)、光模块和无源铜电缆，以及三个通道，其中BGA-to-BGA ILs范围为~25 dB至40 dB，频率为56 GHz，并从PAM4到PAM6和PAM8进行扫描调制。开云体育官网登录平台网址
我们讨论了前向纠错(FEC)与调制，因为FEC对于所有高阶PAML (L > 4)都是必需的，以实现比特误码率(BER) < 1e-12或1e-15链路性能要求。我们研究了符号误码率(SER)和突发错误传播概率与L的关系及其对高PAML的FEC的影响，其中L >为4。
然后，我们重点介绍了英特尔的224 Gb/s测试芯片测量结果(在2020年8月的英特尔架构日上首次披露，以及世界上第一个用真实Si演示的224 Gb/s- lr - pam4功能收发器)，1,2在带宽(BW)、抖动和噪声方面实现了2倍的改善，并讨论了其对光学互联论坛(OIF)/CEI以及以太网和生态系统等224 Gb/s规范的发展的影响和好处。
224 Gb/s调制和信道特性
调制方案决定了二进制数据有效负载在信道介质上传输之前如何编码/解码，它们还决定了组件/链路BW要求。目前，PAM4将2位编码为一个符号，与不归零(NRZ)相比，它将通道BW需求减少了一半。50 Gb/s和100 Gb/s每车道以太网，以及OIF-CEI-56 G/112 G每车道电气I/ o和链路使用PAM4。自然，考虑到向后兼容性、电光兼容性、已建立和验证的测试方法以及设备成熟度/可用性，人们非常希望继续以224 Gb/s的速度使用PAM4。
从收发器的角度来看，要继续以224 Gb/s的速率使用PAM4调制，模拟前端(AFE)的符号速率、BW需要增加2倍，而抖动和噪声谱密度需要降低2倍到一阶，与112 Gb/s PAM43相比，已经证明使用英特尔10 nm FinFET工艺技术可以实现性能翻倍。预计在英特尔10纳米以上的先进和更小的节点上，性能将进一步提高。
为了支持224 Gb/s的PAM4，端到端通道(包括封装、断开、PCB/电缆和连接器)性能需要提高，以便其Nyquist的插入损耗(IL)将接近112 Gb/s的插入损耗。在实现这些目标方面，该行业已经取得了良好的进展。
通过时域端到端链路仿真，我们进行了一系列实验来研究调制方案、信道特性和发射机/接收机特性之间的关系。
模拟配置:
数据速率:224 Gb/s
调制方案:PAM4, PAM6, PAM8
测试模式:PRBS-31与PAM4/PAM6/PAM8编码
20 - 80%上升/下降时间:与Intel 224 Gb/s测试芯片相关1
AFE特性:与Intel 224 Gbps测试芯片相关1
TX EQ: 4预轻拍和1后轻拍
分离级别不匹配(RLM): 0.95
抖动:占空比畸变(DCD): 0.019 UIpeak-peak，有界不相关抖动(BUJ): 0.04 UIpeak-peak，随机抖动(RJ): 0.01 UIRMS
噪声:11.19 mVRMS(对应发射器输出信噪比33 dB)
封装:31毫米，每个英特尔封装2024-2025预计
接收器配置:AFE特性:与Intel 224 Gbps测试芯片相关1
RX EQ:连续时间线性均衡和RX FFE+DFE: 3个预轻拍，24个后轻拍，6个连续轻拍的浮动轻拍，最高可达80个轻拍
RX抖动/噪声:RX输入参考噪声:4.1x10-9 V2/ GHz
封装:29毫米，每个英特尔封装2024-2025预计
所有测试通道的通道特性如图1所示开云体育官网登录平台网址
以信道4为例，对于224 Gbps PAM4/6/8调制方案，它的特点是在56 GHz时IL为~25.3 dB，在44.8 GHz时IL为~21.5 dB，在37.3 GHz时IL为18.5 dB，属于长到达信道。在工作频率范围内，IL偏差(ILD)特性为~0.7 dB。串扰(近端和远端)约为- 40db。图2显示了3种信道4调制方案的仿真结果。
仿真结果表明，在速率为224 Gb/s时，在~30 dB (BGA-to-BGA)系统/应用下，PAM4调制方案的性能优于PAM6和PAM8方案。这表明，采用PAM4调制方案，在信道设计和特性合理的情况下，可以实现2424gb /s的长达链路。
表1总结了我们的224 Gb/s PAML调制方案的仿真实验。很明显，最优调制在很大程度上取决于信道的性能和特性。仿真表明，在PAM4 Nyquist下，合理的信道IL(即~ 30 dB IL和≤3 dB ILD)，以及在PAM4速率下工作良好的收发器设计(芯片和封装)，PAM4将优于PAML，其中L > 4。
224gb /s调制和FEC
从50G以太网和56 G OIF/CEI开始，FEC成为PAM4调制的强制要求。对于给定的FEC，其性能或增益随PAML阶数的增加而降低。人们可能会说，PAM6和PAM8需要比Reed Solomon (RS)(544, 514, 15)更强的FEC，即所谓的“KP FEC”。然而，在802.3以太网这样的标准中实现这一点非常具有挑战性，因为它们的遗留问题和保持向后兼容性和/或最小化更改的强烈动机没有明显的回报。
每个FEC符号的调制符号的数量取决于PAML调制的顺序，如表2所示。此信息用于将调制符号错误转换为FEC符号错误。例如，5 UI长的调制符号突发对于PAM4可能只会导致一个FEC符号错误，而对于PAM6和PAM8则会导致两个FEC符号错误。
调制符号误差有两种类型:随机误差和突发误差。随机误差是由随机噪声引起的，随机噪声可以是真正的随机噪声，也可以是近似于符号间干扰的准随机噪声和一些其他噪声的组合。由于噪声的影响，每个PAML电平都有一个分布，并考虑了基本的单侧符号误差。这种误差元件的数量是PAML调制顺序的函数。对于给定的基本单侧符号错误概率(通常在眼图中观察到)，调制级别L的阶数越高，调制SER就越高。请注意，为了实现相同的原始SER，更高阶调制需要更高的信噪比(SNR)。要求更高的信噪比意味着需要更大的设备功率。如果器件功率相同，高阶调制会导致更高的SER，因为噪声功率通常对器件功率不太敏感。
突发误差建模的关键参数是误差传播概率。分布反馈误差(DFE)的传播通常被认为是突发误差的主要来源。对于给定的DFE抽头系数使用，调制阶数越高，产生较长脉冲误差的可能性越大。
将随机误差模型和突发误差模型结合起来，可以建立FEC性能模型。图3显示了PAM4、PAM6和PAM8在某些误差传播条件下的KP FEC性能比较。该示例数据表明，PAM6和PAM8需要更强的FEC，而PAM4仍然适用于KP FEC。例如，如果最大FEC前误码率为10-4，而PAM4可以通过KP FEC实现误码率< 10-15,PAM6和PAM8在相当大的范围内达不到10-15的误码率目标。然而，使用更强FEC的一个后果是延长延迟和增加功耗。因此，除非必要，否则不希望跳到比KP FEC更强的FEC。
224 Gb/s收发器的发展与特点
为了支持224 Gb/s PAM4，收发器电路的性能需要从112 Gbps PAM4扩展到奈奎斯特频率。具体而言，与112 Gb/ PAM4收发器相比，AFE BW需要增加2倍，TX、RX抖动(DJ和RJ)需要降低2倍，TX和RX宽带噪声需要降低2倍。英特尔的224 Gb/s-LR-PAM4收发器通过ADC/DAC全dsp架构实现了这些目标。2、3最新的完整测试芯片测量结果如图4所示，展示了CEI-224 G-LR-PAM4全收发器，具有212和224 Gb/s的清晰PAM4眼图，TX->通道(>31 dB)-> RX LR链路的原始误码率< 1e-6，超过预期的原始误码率规范(即1e-4)两个数量级以上。4
总结与结论
我们从最优PAM的研究开始l在224 Gb/s下的调制与信道特性。我们用最近的224 G-LR-PAM4测试芯片的TX和RX Si假设进行了系统的仿真和建模，并从2024-2025年可用的224 Gbps soc和光模块的技术中进行了封装假设。我们发现，在224 Gb/s的PAM4 Nyquist下，只要通道IL为~ 30 dB或更低，PAM4的性能优于PAM6和PAM8。
我们继续讨论FEC与调制，因为当L≥4时，所有高阶PAML都需要FEC。我们证明了SER和突发错误传播概率随着L的增加而增加，这意味着L > 4需要比目前广泛部署的RS(544, 514)或KP FEC更复杂的FEC，从而导致更高的功率/面积/延迟。
通过例子，我们展示了英特尔最近的2021 224 G-LR-PAM4测试芯片测量结果在BW、抖动和噪声方面实现了2倍的改善。这些测试结果提供了关键和必要的信息，可以帮助工业界和生态系统开发224 Gb/s规范。
总的来说，我们在本文中提出的调查，以及向后、光学调制、FEC兼容性和广阔的市场潜力的考虑，表明PAM4仍然是用于224 Gb/s电I/ o的各种范围(从XSR，到VSR, MR和LR)的最佳/常用调制。
参考文献
1.2020年8月，英特尔架构日(IAD)。
2.英特尔下一代fpga 224 Gbps-PAM4-LR收发器概述。
3.金J.， S. Kundu, A. Balankutty, M. Beach, B. C. Kim, S. Kim, Y. Liu, S. K. Murthy, P.。
王丽，余凯，金鸿寿，陈志强。刘，D. Shin, A. Cohen, Y. Fan，和F. O 'Mahony，“A
224Gb/s基于dac的PAM-4变送器，8-Tap FFE在10nm CMOS，“ISSCC 2021
加利福尼亚州旧金山。
4.I. Levin和K. Zhang“Intel®下一代fpga 224 Gbps-PAM4-LR收发器
概述，“IFTD(英特尔FPGA技术日)，2021年12月。
额外的资源
光互联论坛(OIF)通用电气I/O (CEI) - 112G+ bps的电气和抖动互操作性协议，IA # OIF-CEI-05.0(草案)，2021年
IEEE 802.3ck Draft 2.0, 2021年3月10日。
IEEE标准:IEEE Std 802.3TM-2018。
C. Liu，“什么是FEC以及如何使用它”，《信号完整性杂志》，2019年7月，第1卷，第2期。
