导体表面粗糙度传统上应用于铜箔，以促进粘附到介电材料。早期的pcb只使用单面或双面铜芯层压板。铜的一个重要指标是它的纯度和粗糙度，以提高剥离强度。当时没有PCB堆叠这种东西，也没有人担心阻抗或传输线损耗。
然而，多年来，随着对阻抗控制和传输线损耗的日益重视，pcb已演变成多层结构。因此，PCB堆叠定义现在对于一致的性能至关重要。
任何建筑工程在开工前都需要一份蓝图。同样，对于pcb，需要一份堆叠图和详细的制造说明。堆叠设计过程的一部分包括特征阻抗和传输损耗的信号完整性(SI)建模。例如，如果设计运行在56 Gb/s脉冲幅度调制级别4 (PAM-4)，则可能需要低损耗介质和低粗糙度铜线作为信号走线。
在叠加中有时会忽略参考平面的粗糙度。通常薄芯层压电源和接地(GND)平面将指定反向处理箔(RTF)，这是粗糙的一面粘结到预浸料。有时其中一个平面(通常是GND)充当相邻信号层的参考平面，如图1所示。如果相邻的高速信号层使用比一个或两个参考平面更光滑的铜，则会出现比该层预期更高的插入损耗。
图1堆叠的带状线截面，显示薄芯层压板(顶部)，RTF粘结到预浸料上，与光滑箔的高速差动对相邻。
高密度互连或HDI技术也可能出现类似的情况。这是一种流行的方法，以增加组件密度在现代pcb。由于堆叠结构的性质，粗糙的铜参考平面有时也会与信号层相邻。因此，如果需要考虑插入损耗，则必须考虑参考平面的铜箔粗糙度。
如何在设计堆栈和第一个原型构建之前知道这一点?在没有经验数据的情况下，依靠启发式的高级设计(HLD)建模方法，从仅在制造商数据表中发现的公开参数开始。启发式HLD建模是一种实用的技术，不能保证是完美的;但是，尽早确定一个令人满意的解决方案仍然是足够的。
对于介电参数，选择介电常数(Dk)和耗散因子(Df)等于或接近波特率的奈奎斯特频率，然后根据粗糙度确定有效Dk (Dkeff)。2
地点:
H为芯材/预浸料厚度，Rz为铜表面粗糙度，Dk为层压板供应商Dk/Df表中公布的值。式(1)假设电介质(芯或预浸料)两侧箔的Rz相同。
对于导体损耗，使用来自铜供应商数据表的Rz粗糙度编号和来自您最喜欢的晶圆厂的氧化物/氧化物替代品(OA) Rz粗糙度编号，然后应用炮弹- huray粗糙度模型。1 3 4
Cannonball-Huray模型
原Huray模型定义为:
炮弹- huray模型允许使用Rz粗糙度提取正确的参数，用于箔的核心和预浸料侧面。1因为炮弹- huray模型假设了A的比例不光滑的/一个平= 1, N我= 14个球时，一个球的半径r可由
和平铺瓷砖底座的面积(a平)由:
Wildriver Isola I-Tera®MT40自定义建模平台案例分析
为了研究参考平面粗糙度对传输插入损耗的影响，Wildriver Technology的定制建模平台(CMP)，5如图2所示，被用作案例研究。这个CMP是为Isola定制开发的6来表征他们的新型I-Tera MT40极低损耗层压材料。
它结合了27个结构，基于原始结构的一致发展，可用于执行一系列校准，包括自动夹具移除，未知THRU, WinCal XE™校准，以及VNA门控和时间转换分析。
图2 Wildriver Isola I-Tera MT40自定义建模平台。(来源:Wildriver Technology)5
分层盘旋飞行验证
PCB堆叠如图3所示。PCB工厂现场应用工程师经常修改现有的堆栈，并在将新参数从数据表传输到软件工具时无意中犯错误;此外，他们可能不一定知道堆栈的设计意图。因此，任何模型关联练习的第一步都是清理堆栈，以确保它满足SI性能的产品设计意图。事实上，这就是不同平面粗糙度的问题是如何被发现的。
由于为参考平面和相邻信号层指定相同的粗糙度是良好的实践，因此错误地假设这是任何高速堆叠的情况;然而，层E1, E2和E7, E8指定1盎司RTF，而层E3, E4和E5, E6指定1盎司VLP2箔。因为Isola I-Tera MT40 CMP旨在帮助建模测试结构，这不是一个致命的缺陷。相反，它是评估粗糙参考平面效果的完美平台。
图3 Isola I-Tera MT40自定义建模平台堆叠。(来源:Wildriver Technology)5
进一步的审查发现，E3, E4和E5, E6之间的核心层板指定了1067/2x3313的玻璃样式，但这种组合没有列出12 mil厚度。相反，只提供3x3313芯材料。因此，所示的Dk也是错误的，并影响迹线的阻抗。3 x 3313的正确Dk是3.53，而不是3.33。
箔粗糙度
如前所述，箔片粗糙度影响有效Dk，因此必须使用正确的数字进行模型验证。用于I-Tera MT40芯层压板的标准VLP2箔是BF-TZA箔。可选RTF箔，用于E1, E2和E7, E8层，是TWLS-B。(两者都可从电路箔。7）
相关粗糙度参数如图4所示。对于箔芯侧，列出了处理侧的Rz参数;但是，有两个Rz参数，JIS b601和ISO 4287。哪一个适合建模?
1.2章节8州,箔片的箔型应使用参数Rz (DIN)或RTM进行评估，Rz被定义为在测量长度内5个连续采样长度的平均最大峰谷高度。该值与显微切片技术确定的剖面值大致相当。”第1.3节进一步说明，“RZ (ISO)与RZ (DIN)是不同的参数，不适用于此方法。”
Rz JIS表示10点平均值，它是样本长度上5个最高的峰值和5个最低的山谷的平均值之和。Rz DIN是相似的;除了它被定义为测量长度内连续五个采样长度的平均最大峰谷高度。因此，采用Rz JIS进行建模分析。
图4 Circuit Foil数据表中的粗糙度参数:7VLP2标准箔用于I-Tera MT40 (a)， RTF选项用于堆叠中的相关层(b)。
根据粗糙度确定有效Dk
HLD阻抗建模的第一步是收集所有电介质和铝箔数据表参数，以确定有效Dk。图5显示了来自图3中堆叠几何结构的芯层厚度、预浸料和信号轨迹。请注意，照片仅用于说明目的，并不是CMP PCB的实际横截面。核芯和预浸料的Dk来自Isola I-Tera MT40 Dk/Df表。6
图5 I-Tera MT40堆叠几何结构的RTF/VLP2铝箔粗糙度和介电特性的数据表参数。(表面粗糙度图片来源:Circuit Foil)7
顶部参考平面是TWLS-B RTF箔与哑光的一面
JIS，从Circuit Foil数据表中获得(见图4)。粗糙度表面轮廓如图左上方所示。OA平滑后，
芯层板两面均采用BF-TZA箔。上图所示的带线迹顶面为OA处理前箔的鼓面。经OA处理后，Rz2 ~ 1.9 μm。1
