从一开始，SI工程师的核心要求就是能够判断数据链路是否具有足够的信号完整性。这通常意味着在均衡化之后评估眼图，看看是否有足够的余量来达到期望的比特误码率(BER)。为了进行这种分析，工程师需要信道(传输线、通孔和其他互连)的精确模型，然后是发射机和接收器(称为IO Buffer电路及其封装)的精确模型。然而，这里面有一个难题。IO Buffer的精确模型将引导您获得IO Buffer的整个SPICE网络列表，这一详细级别将包含IC架构的专有信息，将包含1000个有源晶体管，并导致非常耗时的模拟。
IBIS (I/O缓冲区信息规范)的诞生
IBIS于1993年发布，使硅供应商、系统EDA工具和仿真终端用户能够轻松地交换模型，从而保护知识产权并通过提供模型来更快地进行模拟特征将IO Buffer的模拟性能转换为可传输文件。IBIS的等效框图如图1所示。
IBIS模型的特征是什么?
IBIS (.ibs)文件是人类可读、可文本编辑的文件，它包含多组测量或模拟的基于表的数据，这些数据表示设备的行为。在输出模型的情况下，数据将包含多个电源电压与输出电流(I-V)数据列表，用于上拉/下拉和电源/地夹钳。这与简单定义的“斜坡”转换速率一起，提供了模拟器所需的最小信息量。从I-V表中，EDA模拟器可以推断出我们将附加到IBIS模型输出的任何通道的当前输出应该是什么。
接下来，我们对过电压和过电流情况的设备行为进行分层分析。这是通过电源和接地夹I-V表来完成的，以捕获IC电路中发现的保护二极管的行为。接下来，我们使用电压与时间(V-T)表来提高模型的准确性，该表描述了上升边缘和下降边缘的确切形状(关于波形的详细信息比仅仅是转换速率要多得多)。V-T表提供了实际的非线性过渡到已知负载，这是在多种负载条件下测量的。
简而言之，IBIS模型通过来自测量或模拟的表数据(I- v, V-T等)表示I/O缓冲区行为，如图2所示。
最后，我们可以添加有关包的信息。最简单地说，这是包引脚的典型R、L和C值的描述。它还可以扩展为每个引脚的R、L和C的定义，作为基本传输线网络，或作为RLC矩阵、s参数或SPICE网表(后两者在IBIS规范的最新版本7.0中，ISS - Interconnect SPICE Subcircuit，以捕获引脚之间的耦合)。
IBIS模型如何与EDA工具一起工作?
到目前为止，有很多信息需要消化，但幸运的是，在EDA模拟器中使用模型不需要知道模型是如何创建的专家知识。输入关键字、数据，并确保模型符合标准都是模型开发人员的工作。IBIS模型的最终用户(消费者)可以轻松地在EDA工具中使用模型。通常，用户只需要指向IBIS文件，然后为他们的数据速率选择正确的模型，为匹配他们的用例选择正确的包模型和模型角落里进行模拟，如图3所示。角落里吗?-是的，IO缓冲硅从一批芯片到另一批芯片的表现是有变化的。为了在模型中捕捉这一点，IBIS文件可以包含多个数据集(' typ '、' min '、' max ')，用于'典型、快速、缓慢、最小、最大'的变化，如图2 (b)所示，并附带一个示例。SI工程师最好运行三个模拟来检查典型、快速和缓慢模型拐角的链接性能，以确保它们有足够的设计余量。
算法建模接口
到目前为止，我们已经看到，IBIS模型表示发射器和接收器的模拟电学行为。然而，许多先进的串行反序列化(SERDES)芯片采用均衡，如连续时间线性均衡(CTLE)，前馈均衡(FFE)，决策反馈均衡(DFE)，自动增益控制(AGC)，以及时钟和数据恢复(CDR)来补偿信道损失，符号间干扰(ISI)和串扰。IBIS模型如何处理这个问题?
AMI是SERDES行为模型的建模接口，它模拟SERDES的功能，如均衡和CDR。AMI时域仿真流程的一个例子如图4所示。AMI流是在IBIS 5.0版本中与传统的(基于spice的)IBIS流一起添加的。AMI部分是在IBIS文件中称为[Algorithmic Model]关键字的部分中指定的。发射机的模拟后端、串行通道和接收器的模拟前端的组合假设是线性和时不变的。
在时域IBIS-AMI仿真流中，均衡化不受线性时不变的限制。信道的“模拟”部分通过利用设备模型的IBIS构造的脉冲响应来表征。AMI部分作为DSP块，接收输入信号波形和/或脉冲响应，并输出修改后的波形和/或脉冲响应。AMI模型是由SERDES供应商开发的，用于匹配和表示实际的芯片行为。供应商以DLL或/和共享对象的形式交付模型，以保护他们的IP加上.ami和.ibs文本纯文件，因此它也提供了EDA供应商之间的互操作性(参见图5)。
先进的AMI模型可以执行链路训练通信，以优化发射机均衡器参数的性能和适应任何模拟信道的签名。这是在发射机抽头参数可重新配置和接收器帮助它们配置时完成的。高级通信规范，如PCI express、USB、Fibre Channel和IEEE 802.3定义了发射机和接收器的链路训练协议。
如果发送端和接收端AMI可执行模型都支持相同的链路训练协议（反向信道接口协议)， EDA工具将促进可执行模型之间的通信，实现链接训练。在这个行业中，链接培训的另一个名字是自动协商。链路训练算法既可以模拟硅正在做什么，也可以使用信道分析方法来确定最佳的Tx均衡设置。该功能还将允许Rx AMI模型确定不具有自动链接训练功能的通道的Tx均衡设置。开云体育官网登录平台网址(1）
对于模型开发人员来说，动态加载的可执行模型实现了一个API(应用程序编程接口)，它最多包含五个函数:AMI_Resolve、AMI_Resolve_Close、AMI_Init、AMI_GetWave和AMI_Close。这些函数的接口被设计成支持仿真过程的三个不同阶段:初始化、一段时间的模拟和模拟的终止。IBIS规范中提供了全面的编程指南。
IBIS-AMI模型可以执行两种类型的模拟，统计模拟和时域模拟，也称为逐位模拟。如果数据分析需要波形数据，则必须进行时域模拟。传统的类香料模拟，也称为瞬态模拟，可以处理系统的完全非线性行为。然而，它的缺点是冗长的模拟时间，这意味着很难得到良好的，低水平的误码率计算。
对于IBIS- ami流，统计和逐位模拟假设IBIS模型的模拟部分和通道为LTI(线性时不变)。统计模拟是基于系统的脉冲响应，而逐位模拟是基于单位响应的叠加。通过这些方法，仿真可以在非常快的仿真时间内实现非常低的误码率计算。
默认情况下，每个IBIS-AMI模型都有一个AMI_Init函数，该函数允许统计模拟和逐位模拟。然而，在这种情况下，发射机和接收器被视为LTI发射机和接收器。因此，诸如CDR、增益压缩、DFE、时钟转发等非lti特性无法通过AMI_Init全面处理。这就是ami_gewave函数用来支持IBIS-AMI模型的高级特性的地方。如果GetWave_Exists标志是打开的，它可以处理非lti发射器和接收器。摘要如图6所示。
对于IBIS-AMI模型的使用者，根据可执行模型文件中包含的函数，有四种情况或场景。AMI_Init和AMI_Close函数总是在可执行模型中，这意味着统计和按位模拟总是适用的。如果需要非线性时不变特征，则IBIS-AMI模型中AMI_GetWave必须存在，且GetWave_Exists标志必须为“True”，如图7所示。(注意，AMI_GetWave只适用于时域或逐位模拟。)
DDR5和LPDDR5应用
就IBIS模型的应用程序而言，已经为内存接口(DDR)创建了一些最复杂的IBIS模型。这是由于大量的信号引脚、包和可用配置(特别是考虑到多个DRAM骰子堆叠在一个LPDDR4包中)。在DDR4/LPDDR4之前，IBIS模型已经覆盖了典型SI工程师的所有仿真需求。
随着我们向下一代存储器(DDR5/LPDDR5)的发展，芯片上的技术已经发展，建模和仿真技术也必须发展。在DDR5和LPDDR5中，均衡第一次在商品DRAM和控制器设备上可用，它带来了可变增益，CTLE(连续时间线性均衡)和DFE。
DDR5和LPDDR5系统的速度增加到高达6400 MT/s，导致ISI损伤恶化。均衡技术包括去强调，CTLE和DFE被用于内存控制器和DRAM来减轻ISI。高速还会导致电压和时间裕度的缩小，这是在极低的误码率水平下指定的。因此，抖动和噪声成为影响系统性能的关键因素。
为了产生可靠的裕度预测，DDR5和LPDDR5系统的模拟需要考虑ISI、均衡、抖动和噪声的影响，需要处理数百万位以在指定的低误码率水平下产生准确的结果。AMI由于其在I/O行为建模方面的通用性和灵活性以及优越的仿真速度，是DDR5/LPDDR5仿真平台的理想候选平台。然而，当应用到DDR5和LPDDR5系统时，DDR通道的独特架构给AMI带来了新开云体育官网登录平台网址的挑战。AMI方法的最新发展一直专注于解决这些问题，包括DDR通道中的单端信号、单端信号中的不对称上升和下降边以及时钟转发。开云体育官网登录平台网址
IBIS-AMI到单端信号，DDR5/LPDDR5
AMI最初设计用于建模SERDES通道，它假设所有通道都是差分的，并且只处理差分开云体育官网登录平台网址信号。在DDR通道中，数据符号(DQ)和控制地址命令(CAC)信号是单端信号，有共分量和差分分量。为了解决这个问题，将Rx模型的单端输入信号分解为共和微分分量。差分分量保持Rx ami_gewave函数的输入波形，这与当前规范中相同。公共分量被假设为一个常数，EDA工具将其表征为Rx垫处稳态高电压和低电压的平均值。该值通过AMI_Init调用中的EDA工具通过新的DC_Offset参数传递给Rx模型。在ami_gewave函数中，Rx模型可以通过在差分输入波形中添加DC_Offset来选择内部恢复单端输入信号。
单端DDR信号的非对称上升和下降边缘
AMI还假设上升和下降边在信号中是对称的。虽然这对于差分I/O可能是一个有效的假设，但对于单端I/O通常不是这样，在单端I/O中，上拉和下拉转换速率通常是显著不同的。由于边缘不对称，单端眼在垂直方向上是不对称的，其交叉电平从眼的中心电压向上或向下移动，影响电压和时间边缘。为了捕捉这些影响，开发了先进的AMI模拟算法，以考虑上升和下降波形之间的差异。
图8显示了由AMI模拟生成的Rx pad上的DQ眼。在图中，上升和下降边缘是不对称的，这是单端信号的典型特征，由于不对称的性质，交叉电平从眼睛的中心电压向上移动。注意，图8也显示了单端DQ信号的直流偏移量。
新的转发时钟解决方案
在AMI规范中，假定每个Rx都有自己的CDR电路从数据中恢复时钟，而ami_gewave函数只有一个输入波形，即数据信号。然而，DDR通道采用所谓的开云体育官网登录平台网址时钟转发架构，其中，DQ Rx使用数据频通信号(DQS)作为转发时钟，为DQ Rx DFE切片器和数据采样计时，而不是使用内部CDR。实际上，DQ Rx设备有两个输入信号，一个是数据，另一个是时钟。为了支持时钟转发建模，IBIS BIRD 204中建立了一个新的Rx AMI_GetWave API(最初称为getwav2)，并批准在IBIS规范的未来版本中使用。API分别为数据和时钟信号定义了两种输入波形。DQ Rx时钟行为可以在新的ami_gewave函数中物理建模。
转发时钟中的相位插补器
除了时钟转发，另一个可以使用新的AMI_GetWave API建模的关键时钟功能是控制器DQ Rx中的相位插补器。在READ周期中，控制器DQ Rx PI应用90度．相移到转发的DQS信号，并将其与原信号混合。得到的信号是延迟DQS信号，延迟值取决于混合权重。在系统训练期间，控制器调整权重，因此，延迟调整DQ- dqs倾斜，以在READ操作中获得最佳的DQ Rx DFE时钟。图9显示了用新的ami_gewave API建模的带PI训练和不带PI训练的READ周期控制器DQ后dfe眼。训练将DFE切换与数据位边缘对齐，以帮助睁眼。
抖动跟踪与转发时钟
时钟转发架构的一个优点是抖动跟踪。由于DQS信号被用来为DQ Rx计时，当DQ被采样时，DQ和DQS之间的相关抖动被取消。另一方面，DDR5规范允许DQ和DQS Rx之间存在一定数量的电路不匹配。这种不匹配降低了DQ-DQS抖动相关性，影响了抖动跟踪和DFE的有效性。使用新的AMI_GetWave API，可以很自然地在AMI模拟中捕获抖动跟踪和不匹配Rx的影响。图10显示了Rx封装引脚和Rx DFE输出处DQ信号的模拟眼。
在没有Tx抖动的情况下，眼几乎被封装处的ISI闭合，但被Rx输出处的DFE打开。当SJ被注射到DQ和DQS Tx时，眼睛完全闭在包上。在匹配Rx(零DQS到DQ延迟)的情况下，DQ和DQS抖动是相关的，并通过DQ采样时间跟踪，使得DQ后dfe眼与没有Tx SJ时几乎没有变化。在Rx不匹配的情况下(具有5UI DQS-to-DQ延迟)，DQ- dqs抖动相关性降低，抖动跟踪变得不那么有效，导致DQ后dfe眼恶化。
结论
在本文中，我们回顾了IBIS和IBIS- ami模型的基础知识。IBIS/IBIS- ami模型是芯片供应商与客户交流和分享其知识产权而不损害其设计秘密的非常有效的工具。此外，从系统供应商的角度来看，这是评估和验证其设计的最快和最简单的方法，而不是通过多次板旋转。这就是为什么IBIS/IBIS- ami模型在高速数字设计中非常受欢迎，并成为DDR和SERDES应用程序的市场标准。
由于存储器系统的速度级不断提高，必须采用均衡化，这给存储器系统设计人员带来了沉重的负担。幸运的是，针对单端信号的IBIS-AMI解决方案和BIRD 204中转发时钟解决方案的引入克服了这些挑战。当下一代存储系统(如LP)DDR6或GDDR7出现时，我们预计将面临新的挑战，但我们可以指望新的解决方案出现，以帮助设计工程师。
参考文献
IBIS规范7.0版本
