在高速数字设计和无线通信中提高数据速率需要具有低加性相位噪声和高抖动衰减的SerDes锁相环和时钟合成器。现代设计通常采用两级结构，由抖动衰减器和频率合成器级组成。由于其高相位噪声灵敏度，相位噪声分析仪是这些测试的首选仪器。为了刺激锁相环，需要额外的超低相位噪声信号源。
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高速数字设计中锁相环加性相位噪声和抖动衰减的验证
