在任何高速板堆叠设计的第一个目标是工程互连与目标阻抗，在这个过程的第一步是使用二维场求解器探索设计空间与虚拟原型。场求解器能多好地预测真实板上的迹线阻抗?

对于科罗拉多大学博尔德分校的各种项目，我们从不同的供应商那里构建了电路板，并发现测量到的迹线阻抗与我们根据所提供的尺寸和Dk值所期望的不同。在少数情况下，差异超过15%。对于一些我们想用来说明信号完整性原则的测试车辆，我们需要更准确地设计特定的阻抗轨迹。这一需求促成了这项研究。

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每车道224 Gb/s:选择和挑战

我们的计划是使用2D场求解器来准确预测电路板上制造的迹线的阻抗。然而，要做到这一点，我们需要准确的层的介电常数Dk。使用板上测试结构来提取预制板的Dk，我们发现我们通常可以在目标值的3%以内实现迹阻抗。我们是这样做的。

一辆测试车

在这个实验中，我们使用了极地仪器SI9000工具作为二维场求解器。第一步是评估该工具与其他2D工具的相对准确性。(这是在[1]中完成的。)对于所有评估的商业工具，相同几何形状的差分对传输线的模拟阻抗都一致在1%以内。

但在实践中，二维场解算器的预测与预制板上的迹线阻抗之间的一致性如何?

为了快速探索这个问题，我们使用了LPKF铣床在59mil厚的覆铜电路板上磨出各种宽度均匀的传输线，包括外层铜层(见图1)。每道线长6英寸。底层(不可见)是一个坚固、连续的地平面。

图一
图1。不同线宽痕迹的测试板顶面。这些痕迹有6英寸长。
在SMA连接器焊接到每个迹线的边缘后，我们使用a测量TDR响应Teledyne测试工具T3SP15DTDR的上升时间为50秒。TDR剖面显示了每道瞬时阻抗的均匀性。TDR绝对精度已被证实优于1%的精度[２]．
图2所示的测量数据清楚地显示了较宽的线具有较低的特性阻抗的趋势。此外，我们看到往返时间延迟增加更宽和更低的阻抗迹线。这是因为这些痕迹的有效Dk增加更宽的线。由于铣削过程中线宽的微小变化，最窄的线显示出最大的阻抗变化。
图
图2。用SMA连接器测量每条线路的TDR剖面。
为了将这些测量的阻抗与二维场求解器的预测进行比较，我们需要为其提供四个输入:
  • 介质厚度
  • 铜的厚度
  • 线宽
  • 介电常数

介质厚度测量为56.2 mils±0.5 mils。两面的铜厚度为1盎司铜，假定为1.4密耳厚。用光学显微镜测量线宽，绝对精度在3%以内。我们需要输入二维场求解器的最后一项是电路板的介电常数。当被问及时，电路板供应商说它是4.2，他们提供的只是一个值，不知道频率。但是Dk真的是4.2吗?

测量Dk

供应商通常会提供每层尺寸的堆叠图。有时它们不提供每一层Dk的值，甚至更糟，有时它们提供了一个值，但结果是错误的。

在之前的研究中，我们开发了一个简单的测试模式，放置在我们所有的板上，以测量特定层压板层的Dk。这是一条均匀的传输线，有两个相距精确距离的小不连续点。

在对轨迹的TDR测量中，两个不连续点之间的往返时间延迟被测量到10秒以内。从时间延迟和长度，计算出信号速度，并由此计算出有效Dk。图3显示了引起第一次反射的小垫的特写。

就知道
图3。带有小电容不连续的均匀传输线的特写，在TDR响应中提供了参考标记。
图4显示了该测试线路的测量TDR响应。测得的倾角之间的往返时间延迟为1.24±0.01 nsec，因此单向时间延迟为0.62 nsec。有效Dk计算为

Eq1

图三
图4。用两个间隔为4.00英寸的小不连续点在板上测量测试线的TDR响应。沿线阻抗的变化是由于铣削过程中线宽的轻微变化。
我们测量的是有效Dk。我们需要的是散装Dk。我们必须使用2D场求解器来计算出体积Dk的值，从而得出与我们的测量值相匹配的计算有效Dk。这在字段求解器的几次迭代中就完成了。测试线微带尺寸为:
H1 = 56.2密耳
W1 = W2 = 125密耳
T1 = 1.4密耳
我们在SI9000工具中调整Er1值，直到计算出的有效Dk与实测值3.35相匹配。Er1的最终值(有效Dk值为3.349)如图5所示。
图
图5。我们返回体介电常数作为给出有效Dk等于测量值的值，用红色突出显示。
供应商提供的值是4.2。在这个例子中，有5%的不同。这条线路的计算特性阻抗为45.18欧姆。TDR的测量值为45.5±0.5欧姆，在阻抗轮廓均匀性的大约1%的不确定度范围内。

比较“设计阻抗”和“测量阻抗”

将板上每条线的测量阻抗与每条线的计算值进行比较，给定尺寸和测量体积Dk为4.39。这种比较如图6所示。

我明白
图6。根据实测Dk，将特征阻抗的实测值与预测值进行比较。

在这一范围内，最坏情况的差异为2.9%。这是绝对精度范围内的线宽尺寸。

在这个板中，基本的不确定度是线宽，由我们的光学测量系统限制。一旦测量Dk，就有可能预测预制线的特性阻抗优于3%。

当我们看到测量值与模拟值匹配到测量精度范围内时，它总是一个重要的信心构建者。这并不意味着模拟是正确的，这只是意味着二维场求解器的测量和预测是一致的。

这个简单的实验证明，有了良好的输入信息，二维场求解器可以准确预测性能。

设计目标阻抗

在我们的实验室中，我们常规地在所有电路板上添加一条测试线，以测量重要层的Dk。一旦我们熟悉了特定供应商的特定堆栈，我们就会继续使用该堆栈。我们可以跟踪供应商在每个板构建过程中的稳定性。

图7是一个测试线的例子，其中有两个间隔恰好为2.0英寸的小不连续点及其TDR轮廓。测量到的反射之间的往返延迟为0.635±0.01 nsec。有效Dk是

Eq2

Fig7
图7。每个板上都有一条测试线，用于测量Dk，并使用该线测量的TDR配置文件确认Z0。

使用与之前相同的过程，我们为这块板退回的bulk Dk为4.63。这假设在顶部表面有1密尔厚的焊锡罩。由于导体较宽，其冲击仅使阻抗降低0.6%，并使Dk值增加1%。

供应商指定核心的Dk为3.96。这与我们测量的结果相差17%以上。因为我们在这个供应商的车间运行了以前的电路板，我们知道散装Dk是什么，并使用我们的测量值而不是供应商的值来设计我们的测试线。

使用体积Dk为4.63，层的介质厚度和2D场求解器，我们可以设计线宽以实现50欧姆的目标阻抗。这种制造的轨迹的测量阻抗是49.5欧姆，在目标值的1%之内。使用这种方法，我们可以使用2D场求解器设计任何我们需要的阻抗值。

结论

通过结合精确的2D场求解器、具有稳定工艺的fab供应商和每块板上的特殊测试迹线来测量和跟踪每一层的总体介电常数，可以设计出目标阻抗在设计阻抗1%以内的电路板迹线。

对于常规高速应用，不需要这种水平的精度。但是，对于演示特定信号完整性原则的特殊测试板，该技术对于创建可预测的互连结构非常重要。

当电介质层较薄，线宽较窄时，掩焊层的影响略大。在这种情况下，制造带有无焊面测试痕迹的板将使提取Dk的精度更高。

在本例中，这种方法适用于简单的两层板，但也可以扩展到多层板，其中应测量每层的Dk以达到所需的目标阻抗。

参考文献

  1. Narula, Gaurav和Eric Bogatin。“输电线分析的现场求解器:它们有多相似?”印刷电路设计和Fab在线杂志-传输线分析的现场求解器:它们有多相似?，www.pcdandf.com/pcdesign/index.php/editorial/menu features/10472 -模拟- 1512．

  2. Bogatin,埃里克。“用DMM测试TDR。”信号完整性日志，信号完整性杂志，2019年6月10日，www.lambexpress.com/blogs/8-for-good-measure/post/1282-test-your-tdr-with-a-dmm．