备受期待的下一代DRAM技术(DDR5/LPDDR5)目前正在实验室中由全球领先的硅供应商进行验证。对于需要模拟这类系统的硬件工程师和SI专家来说，最新一代的计算机将带来一个巨大的惊喜。DDR5将首次为DRAM接收器引入决策反馈均衡(DFE)。
到目前为止，用于内存系统设计的标准模拟工具一直是一个暂态(SPICE)引擎，特别是在DDR IO缓冲区中使用IBIS模型，或者有时使用SPICE模型代替IBIS。DFE的引入颠覆了建模生态系统的现状，在过去的两年里，EDA社区进行了大量的讨论，在IBIS开放论坛上公开进行了讨论，在系统设计师和硅供应商等人的幕后进行了讨论。开云体育双赢彩票
问题的关键在于，我们现在期望DDR5存储系统在DRAM输入时几乎闭着眼睛运行。为了量化设计裕度，硬件工程师在模拟他们的设计时需要同时控制DRAM和内存控制器上的均衡(EQ)参数，以达到接收切片器所看到的最终眼。EQ是如何执行的，以及接收器可能提供给时钟和数据信号的特殊信号调理，完全是硅供应商或PHY IP提供商的知识产权。这些都是严格保密的模型细节。
进入IBIS-AMI
一些主要的芯片供应商和一些PHY IP提供商已经将IBIS-AMI(算法建模接口)作为这个问题的解决方案，这可能并不令人惊讶。IBIS-AMI是一种成熟的仿真方法，已被业界成功用于模拟高速串行接口。IBIS- ami是对传统IBIS模拟模型的扩展，其中数字逻辑(如EQ、时钟和数据恢复电路)以及EQ模式或切片器阈值的自适应可以打包为编译模型(.dll)。这对模型用户隐藏了实现，但暴露了在模拟期间要调整或扫描的所需参数。这些IBIS-AMI模型通常用于通道模拟引擎的参考模拟流。使用IBIS-AMI模型的信道模拟成为解决一个重要问题的主导:我的系统误码率(BER)将是多少?
对于SI工程师来说，单个BER数字只是问题的一部分;同样重要的是，知道什么是能给我最大裕度的最佳均衡设置，以及在我期望的误码率下，到底有多少电压和时间裕度?最后一项比较棘手，因为所需的系统误码率通常非常低(ddr5也是如此)。现在，他们需要精确地推断闭眼(眼睛轮廓)到1e16．暂态SPICE模拟无法回答这样的问题，因为模拟数字逻辑块(用于均衡)和模拟通道(用于如此大量的比特)将花费不切实际的时间。相比之下，IBIS-AMI的信道模拟可以在几分钟(到几小时)内得到答案，这取决于要处理的比特数。
信道模拟如此之快，是因为它们使用了线性叠加的过程，这意味着如果IBIS模型的模拟部分以及无源信道可以被描述为LTI(线性和时不变)，那么我们可以通过信道处理1位，并且知道该响应可以叠加并与其他位相加以创建完整的波形。必须对设备进行假设，例如只关注处于静态终止状态的设备，而不是从一个终止切换到另一个终止。不同的状态(交换Tx和Rx模型，或改变终端负载)将作为单独的模拟来处理。
为什么这种方法以前没有用于Ddr ?
自2014年以来，DDR信道模拟的特殊适应(使用统计信道模拟方法，而不是IBIS-AMI)已非常成功地用于DDR4/LPDDR4模拟。特别是在回答这个问题时:我(在所有四个角)对接收器的误码率掩码(在1e-16)．这种技术可以让模拟器应用一些基本的EQ，比如优化的DFE丝锥，但关键的是，它没有让用户能够模拟来自硅供应商的真实EQ模型。
然而，对于IBIS-AMI, SI工程师可以使用来自内存控制器供应商的模型以及来自DRAM/数据缓冲区/寄存器供应商的模型进行模拟，从而实现整个系统模拟。
标准IBIS-AMI和分辨率- ddr增强AMI的问题
在对DDR信号使用AMI时存在几个挑战。标准IBIS-AMI参考流是为差分信令设计的。这意味着IBIS-AMI规范中做出的一些假设不太适合DDR。不用担心，每个问题都可以通过技术创新来解决，但首先让我们详细说明需要改变什么。
1.一个Tx，一个Rx
问题:今天的标准IBIS-AMI参考流将一个Tx和一个Rx，以及所有相邻的发射器和接收器视为串扰源。
影响:在DDR中，我们需要同时模拟数十个信号。在验证内存通道的性能时，所有信号都很重要，但我们不希望为了收集所需的所有眼图而必须运行多个连续的模拟。
分辨率:EDA模拟器可以适应处理多个Tx和Rx模型在一个模拟。
2.单端DDR IO缓冲区在驱动1时与驱动0时具有不同的阻抗(请参阅图1)．
图1单端DDR信号的特点。
问题:这意味着IBIS模型将产生不同的上升时间和下降时间。眼睛不对称。标准IBIS-AMI今天的参考流使用单步边缘来计算通道响应。在此过程中对IBIS模型的模拟部分进行了描述。但是，只使用上升边。
影响:眼睛形状、眼睛轮廓形状和交叉点(眼睛最宽的部分)都有显著差异。第二个影响是，对于不对称眼的情况，最佳切片器电压阈值(Vref)通常更高。
分辨率:EDA模拟器可以用上升阶跃边缘来表征信道，然后再用下降阶跃边缘来表征信道。在逐位操作模式下，EDA工具将适当地将单个响应应用于钻头的前缘或后缘。EDA工具构建的最终波形将使用GetWave函数输入AMI模型。通道特性和波形结构明显偏离标准参考流;然而，这在传统上一直是EDA供应商技术创新的开放领域(参见图2)．
图2增强标准IBIS-AMI引用流以满足DDR内存的需求。
3.单端信号有一个直流分量。
问题:标准IBIS-AMI在AMI处理中没有共模和DC信息。
影响:从一条数据线到下一条数据线，直流偏移量的微小差异可能会被可变增益块放大。模拟器将决定在哪里放置Vref，但是如果DC信息没有被接收端正确处理，这个计算将受到很大的影响。
分辨率:EDA工具计算的直流偏移量可以作为一个特殊参数传递到AMI模型中。IBIS-ATM任务组已经在进行这项工作。
4.该EQ有一个外部时钟(数据频闪器)。
问题:在高速串行AMI模型中，时钟是从数据流中恢复的，但在DDR的情况下，时钟是外部提供的。这有一些有趣的分支。首先，是抖动的情况。如果抖动在数据和数据频闪(数据的时钟)上都是相关的，那么只要两个信号保持相同的相位关系，抖动就会抵消。但是在DRAM中，这不是给定的，并且时钟可以从数据中倾斜多个单位间隔(参见图3)．
图3频闪眼-数据和频闪之间的抖动关系及其对数据眼的影响。
影响:如果不考虑这种抖动机制，峰值到峰值抖动数和振幅噪声的差异非常显著，这将使闭眼预测的准确性降低到较低的BERs。
分辨率:模拟器可以通过使用第二个GetWave函数将数据和频闪仪这两种波形传递到接收器AMI模型中，这样模型就可以使用频闪仪一起处理这两种波形，从而为数据切片器计时。
未来创新领域
有经验的内存设计人员提出的一个问题是，当使用IBIS-AMI处理DDR信号时，如何处理同步开关噪声(SSN)。SSN是在有多个ic同时开关(开/关/开/关)时产生的，在电源平面上产生较大的峰值电流需求。电源和地平面对这种暂态电流有困难，因此表现为电源平面上的电压噪声和地平面上的接地反弹。这反过来又会影响IC的性能，其供应可能会在关键时刻下降，改变IOs性能，并为数据提供更少的电压波动，降低了眼界。
如何在模拟中处理这些时变效应?对于DDR3和DDR4，这些影响可以用功耗敏感的IBIS 5.0模型和瞬态SPICE模拟器来处理。但是现在，在IBIS-AMI中，信道被视为LTI，我们可以处理功率感知吗?
设计师对他们需要解决的问题有一个优先顺序。首先，他们通常为最佳SI设计，同时为最佳PI设计，最后他们验证后者对前者的影响有多大。非常需要IBIS-AMI来保证PCB, DIMM和封装的优化设计，并确保我们在1e之后有一个开阔的眼睛16比特或更多。对于PI，我们可以单独分析PDN，并确保我们设计了最佳的平坦阻抗，以最小化纹波。最后，如果需要，我们可以量化SSN给我们的抖动轮廓和振幅噪声贡献，使用IBIS-AMI模型的(*.ibs)模拟部分的传统方法(瞬态sim)，并将其作为ddr增强AMI模拟的减值。该技术已与瞬态结果1和实际测量结果进行了比较
总结
当早期采用者开始他们的第一个将使用DDR5和LPDDR5芯片的产品设计时，他们将需要确保他们有正确的仿真工具集来使用来自芯片供应商的新IBIS-AMI模型。有些东西是不变的:边际在减少，模拟复杂性在增加;然而，一些EDA工具已经迅速发展，领先于需求。
此时，您可能会想到如何比较EDA工具的问题，为此，我希望这里的重要问题列表有助于作为您最喜欢的供应商(EDA和silicon PHY)的检查清单，并鼓励向DDR的标准化参考流程靠拢。
参考文献
1.T. Mido，“针对DDR5需求的逐位模拟技术的潜在特征添加研究”，Synopsys Japan，https://ibis.org/summits/feb19/mido.pdf．
2.H. Lee和C Cui，“基于精确统计的DDR4边际估计的SSN诱导抖动模型”，Keysight技术，https://literature.cdn.keysight.com/litweb/pdf/5992-2133EN.pdf．