孔子说:“温故而知新。”随着高速接口进入100Gbps时代以及即将到来的Tbps实现，一定程度的回顾可能有助于我们在未来的设计中更好地定位。
通过比较过去几代高速输入输出(HSIO)接口的特性，我们确定了HSIO标准各个方面的技术发展趋势。本文旨在总结几代流行的HSIO标准所采用的标称阻抗。
在HSIO接口规范可能定义的数百个技术参数中，阻抗是最关键的之一，因为它支撑着其他关键性能指标，如返回损耗(RL)、插入损耗(IL)、插入损耗偏差(ILD)、串扰、模式转换等。
然而，与任何阻抗规范相关的主要问题是:我们应该选择哪一个，传统的阻抗100欧姆，85欧姆，还是介于两者之间?在HSIO通道中，对于两个标称阻抗值中哪一个能提供更好的系统性能，工程师和标准委员会成员经常持有不同的意见。开云体育官网登录平台网址为了更好地回答这个问题，我们首先从为什么采用100欧姆的历史开始。
100欧姆的阻抗系统实际上可以追溯到50欧姆的阻抗系统。根据文献[1]，采用50欧姆受到以下因素的影响:
- 具有约30欧姆的特征阻抗，充气同轴电缆可以处理最大的射频功率交付;
- 充气同轴电缆的特性阻抗约为75欧姆，具有最低的射频功率衰减。
- 取30欧姆和75欧姆的几何平均值，取圆值，50欧姆被射频行业接受为通用阻抗。这个标称阻抗值一直沿用至今。
上世纪的最后二十年，HSIO系统出现，差分信号开始盛行。一开始，P线和N线之间的耦合通常非常小，甚至可以忽略不计，例如VNA上差分对的两个端口。因此，HSIO接口标准中的标称微分阻抗最初被确定为50 + 50欧姆，即100欧姆。
虽然50/100欧姆阻抗系统继承自射频标准，但本质上，HSIO系统与射频系统有一些区别，主要是:
- 在正常情况下，电源处理不是问题。
- 衰减仍然是长延伸信道的一个问题
- 通常需要高度密集和紧凑的系统
- 由于封装球寄生电容的影响，IC封装的阻抗曲线往往低于50/100欧姆。
- 随着数据速率的提高和特性大小的减小，EMI遵从性要求变得更具挑战性
- 差分阻抗可以比单端阻抗的简单双倍低10%，甚至更多，这取决于所选择的耦合策略，即紧耦合或松耦合。
从上面的列表中，我们可以得出结论，与射频系统相比，HSIO系统的情况不同。因此，50/100欧姆阻抗可能不是最好的选择，也许值应该低于这个值。
随着工业向更高密度、更高速度的设计方向发展，一些公司开始提倡85欧姆阻抗系统。与100欧姆阻抗系统相比，85欧姆阻抗系统[2]表现出以下优点:
- 堆叠时电介质高度较小
- 长通道损耗小开云体育官网登录平台网址
- 接近大多数封装阻抗曲线的中心值
- 缓解通过设计
- 电磁场越多，电磁干扰越小
此外，42.5/85欧姆阻抗系统也更接近DDR存储器的40欧姆标称阻抗，这简化了具有DDR实现的HSIO系统的设计。
相比之下，50/100欧姆系统也有一些优点:
- 在相同的电介质高度下，迹宽较小
- 节省对测量s参数的重整后处理，因为大多数测量仪器是50/100欧姆
- 与现有测试设备的兼容性
表1列出了一些广泛应用的HSIO标准的名义阻抗。从表格中我们可以看出以下几点:
- PCIe规范指定了一个大范围的阻抗。这可能是因为PCIe是一个成本敏感的标准，需要适应阻抗的巨大变化。因此，需要一个广泛的标称阻抗范围
- 阻抗范围大的另一个原因可能是PCIe规范试图合并85欧姆和100欧姆阻抗系统，因为多模式SerDes设备通常用于这两种规范。
- 作为一个更加成本敏感的标准，USB系列规格通过果断地接近85欧姆，享受更小的阻抗公差范围。USB放弃了100欧姆作为其标称阻抗。
表1几种常用HSIO标准的标称阻抗和PCS编码系统
接口 |
数据速率 |
Zdiff(名义)(Ω) |
Zdiff(范围)(Ω) |
电脑编码 |
作为PCIe / cem gen2基地 |
5 gbps /巷 |
100/85 |
定义/ 68 - 105 |
8 b / 10 b |
作为PCIe / cem gen3基地 |
8 gbps /巷 |
100/85 |
定义/ 70 - 100 |
128 b / 130 b |
作为PCIe / cem gen4基地 |
16 gbps /巷 |
85/85 |
定义/ 72.5 - 97.5 |
128 b / 130 b |
SAS2 |
6 gbps /巷 |
One hundred. |
±10% |
8 b / 10 b |
SAS3 |
12 gbps /巷 |
One hundred. |
±10% |
8 b / 10 b |
SAS4 |
24 gbps /巷 |
One hundred. |
±10% |
128 b / 150 b |
USB 3.2 gen1 |
5 gbps /巷 |
90 |
±10 |
8 b / 10 b |
USB 3.2代 |
10 gbps /巷 |
90 |
±10 |
128 b / 132 b |
USB 3.2 gen2x2 |
20 gbps /文体馆 |
90 |
±10 |
128 b / 132 b |
USB4代 |
10 gbps /巷 |
85 |
±15% |
128 b / 132 b |
USB4 gen3 |
20 gbps /巷 |
85 |
±15% |
128 b / 132 b |
USB4 gen3x2 |
40 gbps /文体馆 |
85 |
±15% |
128 b / 132 b |
显示端口1.4 |
8.1 gbps /巷 |
One hundred. |
±15% |
8 b / 10 b |
显示端口2.0 |
20 gbps /巷 |
85 |
±15% |
128 b / 132 b |
HDMI 2.0 |
18 gbps / 3-lane |
One hundred. |
±15% |
8 b / 10 b |
HDMI 2.1 |
48 gbps / 4-lane |
One hundred. |
±15% |
16 b / 18 b |
THUNDERBOLT1 |
10.3125 gbps /巷 |
85 |
±15% |
128 b / 132 b |
THUNDERBOLT2 |
20.625 gbps /文体馆 |
85 |
±15% |
128 b / 132 b |
THUNDERBOLT3 |
41.25 gbps /文体馆 |
85 |
±15% |
128 b / 132 b |
XAUI |
12.5 gbps / 4-lane |
One hundred. |
±10% |
8 b / 10 b |
10 gbase-kr |
10.3125 gbps /巷 |
One hundred. |
±10% |
64 b / 66 b |
25 gbase-kr |
25.78125 gbps /巷 |
One hundred. |
±10% |
64 b / 66 b |
XLAUI |
41.25 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
40 gbase-kr4 |
41.25 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
100年gbase-kr4 |
103.125 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
CAUI-4 |
103.125 gbps / 4-lane |
One hundred. |
100±10% |
64 b / 66 b |
Infiniband版的《四年防务评估》 |
10 gbps /巷 |
One hundred. |
100±10% |
8 b / 10 b |
Infiniband罗斯福 |
14.0625 gbps /巷 |
One hundred. |
100±10% |
64 b / 66 b |
Infiniband EDR功能 |
25.78125 gbps /巷 |
One hundred. |
100±10% |
64 b / 66 b |
表2几种常用HSIO标准的标称阻抗和PHY编码系统
接口 |
数据速率 |
Zdiff(名义)(Ω) |
Zdiff(范围)(Ω) |
PHY编码 |
CEI-56G-XSR-NRZ |
56 gbps /巷 |
One hundred. |
100±10% |
NRZ |
CEI-56G-LR-NRZ |
56 gbps /巷 |
One hundred. |
100±10% |
NRZ |
100年gbase-kr2 |
106.25 gbps /文体馆 |
One hundred. |
100±10% |
PAM4 |
400年gbase-kr4 |
425 gbps / 4-lane |
One hundred. |
100±10% |
PAM4 |
CEI-56G-LR-ENRZ |
112.4 gbps /四线 |
One hundred. |
100±10% |
ENRZ |
cei - 112 g - mcm - cnrz |
348 gbps / 6-wire |
One hundred. |
100±10% |
CNRZ |
注:
- Thunderbolt 1/2/3规范只指定了标称阻抗值，但没有给出参考阻抗的范围。我们假设这些标准的普遍范围为10%。
- OIF-CEI规范只指定了物理层编码方案(PHY encoding)，即它是NRZ, PAM4，还是其他方案，如ENRZ, CNRZ等。当应用HSIO标准委员会采用基本速率接口时，将在物理层编码方案的基础上应用8b/10b、64b/66b等PCS层编码方案(PCS Encoding)，以实现直流平衡、跃迁比等目的。
- DisplayPort的阻抗范围随通道的不同部分(芯片、PCB、连接器、电缆)而不同。这里使用的是连接器的±15%[3]的最大范围。
- DisplayPort, USB4数据来自公共来源。
- 对于上面没有列出的早期几代HSIO，大多数的标称阻抗为100欧姆。
在一些规格中，如TBT和以太网，没有规定阻抗的范围，只给出了标称阻抗。原因可能是适用的阻抗范围可以非常宽。由于封装和连接器的阻抗分布可以从低至<70欧姆到高于120欧姆不等，指定一个狭窄的范围意味着将一些芯片/连接器从兼容的阵容中排除。然而，在现实中，这些部分仍然可以在HSIO系统中很好地工作。
是的，阻抗很重要，但它确实很重要不是整个HSIO通道性能的最终决定因素。这就是为什么与RL、ICR、ICN、IMR等相对简单的指标相比，行业将COM开发为更全面的FOM(优点图)。
综上所述，我们可以得出以下结论:
- 对于实际系统，HSIO通道的每个部分的阻抗可以在很大范围内变化，但仍然能够提供满足规范的性能。取而代之的是，当规范中定义了一个范围时，它应该只作为信息参考而不是强制性的。对于NRZ和CNRZ-5系统，阻抗范围应规定得宽而宽松。这是不同于大多数其他参数，如电压波动，平衡丝锥的范围等，这些范围是精确的，不应超过兼容设计。对于RL至关重要的PAM-4系统，由于已知PAM-4易受反射影响，因此必须更严格地控制阻抗。
- 另一方面，这并不意味着标称阻抗是灵活的或任意的。作为HSIO系统的一个关键特性，阻抗系统的目标是保持系统内每个组件产生的整体反射尽可能小。反射越多，传递到接收器的能量就越少。因此，目标总是使通道中心的每个部分的阻抗尽可能接近标称阻抗。在最新一代的HSIO系统中(特别是那些使用PAM-4的系统)，一些公司已经将PCB痕迹的阻抗公差设置为+-5%，以减少反射。总而言之，尽管PAM-4系统的情况有所不同，但宽范围的阻抗允许系统的每个部分发生变化，而不一定会导致NRZ和CNRZ-5系统失效。同时，具有紧密阻抗剖面的通道是实现HSIO系统最高性能的先决条件之一。
因此，我们对标准委员会有以下建议:
- 移动标称阻抗到85Ohn，以利用该阻抗系统的多重优势。
- 对于NRZ和CNRZ-5系统，使用较宽的阻抗范围，如70Ohm - 120Ohm作为信息参考阻抗范围。
- 考虑在使用PAM-4时收紧范围。
参考文献
- 50岁的历史Ω;http://www.rfcafe.com/references/electrical/history-of-50-ohms.htm
- Jan De Geest, Dana Bergey, John Lynch, Dennis Miller, Stefaan Sercu，“通过降低系统阻抗到85欧姆来提高系统性能”，发表于DesignCon2007, Santa Clara, CA, 20
- VESA显示端口(DP)标准，版本1.4a, 2018年4月19日
- 100G正向纠错白皮书(2010年5月)
