以太网FEC编解码器接口及编码方案
在上一节中，我们只关注图1所示的符号多路复用模式。在本节中，将添加其他编码方案，如位复用和码字交织。
PMA位多路复用
作为当今100gbe (2x50gb /s)的FEC, PMA 2:1位多路复用部署如图10所示，并在IEEE802.3bs章节120.5.2[2]中定义。图11显示了在这种情况下，一组位如何编码为PAM4符号和RS符号。与符号复用不同，在2:1位复用中，PAM4符号的lsb位和msb位属于不同的RS符号。因此，一个非常短的错误模式，如一行中有2个PAM4符号，很容易导致两个RS符号出错。因此，比特多路复用可能会损害FEC的性能。
对于每个通道接口为100gb /s的100 GbE，位复用可以是4:1，而不是如图12所示的2:1。与2:1位复用相比，4:1位复用的短突发错误很容易造成4个RS符号的错误。因此，我们预计使用4:1位多路复用会进一步降低FEC性能。图13和图14对突发误差模型的分析结果证明了这一点一个= 0.75。我们可以看到100 GbEFLR目标6.2e-10(相当于的误码率1e-12)，与符号复用方案相比，2:1位复用的FEC编码增益退化0.41dB, 4:1位复用的FEC编码增益退化1.32dB。然而，预编码可以消除有和没有位复用情况下的编码增益增量。因此，对于具有较大误差传播因子的突发错误信道，预编码是缓解多路复用惩罚的必要功能一个．
图12。无码字交错的4:1位多路复用编码方案
码字交错
正如今天200gbe和400gbe的FEC一样，每车道50gb /s, 2:1码字交错按棋盘式顺序部署，如图[2]中的119-10和119-11所示。图15说明了2:1码字交错如何应用于200 GbE和400 GbE，每个通道接口为100 Gb/s。
图16显示了一组位如何编码为PAM4符号和RS符号以实现4:1位多路复用和2:1码字交织编码方案。块颜色(蓝色和红色)表示它属于哪个码字。码字交错的目的是通过将一个较长的突发错误分解为两个独立的码字来减小错误的传播，从而提高编码增益。从图17和图18的分析结果中可以得到一个突发误差模型一个=0.75，我们可以看到，对于200/400 GbEFLR目标6.2e-11(相当于的误码率在没有预编码的情况下，2:1码字交织比不进行码字交织可增加2.06 dB的编码增益。通过预编码，两者之间的增量越来越小，但在2:1码字交错时仍观察到0.45dB编码增益。
100/200/400 GbE的摘要，每个通道接口为100gb /s
表3显示了100 GbE和200/400 GbE在100gb /s接口下的FEC性能，以及不同的编码方案和突发错误配置。对于100gb /s以太网，目标为FLR6.2平台以及。没有码字交错，但会有PMA 4:1位多路复用，这可能会损害KP4 FEC性能。
对于200gb /s和400gb /s以太网，目标FLR是6.2 e-11。两个码字以棋盘图案交错，将有PMA 4:1位多路复用。在SerDes PHY级别可以启用或禁用预编码。分析中考虑了随机误差、1-tap DFE和12-tap DFE。
从结果可以得出:
- 与随机误差情况相比，DFE误差传播降低了KP4 FEC编码增益。多开关DFE可能比单开关DFE更糟糕。
- 对于具有较大误差传播因子的突发错误信道，预编码是减小多路复用惩罚的必要功能一个．
- PMA 4:1位多路复用会损害KP4 FEC性能，而2:1码字交织则有助于提高性能。
- DFE结构对FEC性能起着重要作用。如果使用1-tap DFE，DER0实现的要求FLR即使在最坏的错误传播情况下，100 GbE和200/400 GbE的性能也高于1e-4一个= 0.75。但是，如果使用具有最大DFE抽头系数(在802.3cd中定义)的12抽头DFE，DER0需求收紧到1e-5的顺序。
多部分链接的FEC
在本节中，让我们将FEC分析扩展到多部分链接。图19和图20说明了FEC专门用于链路的单个部件链路和FEC在链路的两个或多个部件之间共享的多部件链路之间的区别。如图20所示，对于具有两个芯片-芯片或芯片-模块电气链路和一个光学链路的多部分链路，链路的三个部分共享一个KP4 FEC编码器和解码器。
如果在链路的开始部分添加FEC奇偶校验字节，然后仅在链路的目的地应用更正，则最坏情况的输入的误码率对于FEC解码器，必须通过所有子链接的连接来满足。一般情况下，电学子链路可能是具有DFE(误差传播)的芯片-模块和芯片-芯片，而光学链路假设有随机误差。链接中最困难的部分被分配了大量的编码增益。对于以太网，这是光链路。然而，为了将相对较小的编码增益分配给电链路，必须从光链路中采取信噪比惩罚。现在假设一个可容忍的(例如，0.1-0.2 dB)信噪比从链接的光学部分取消惩罚。
请注意，光学链路是随机错误占主导地位的RS符号错误率爵士我一起，而电气链路爆发误差占主导地位，误差贡献相等爵士交易所,分别。多部分链接FEC模型的原理是计算的概率t在链路的光学和电气部分上+1或更多的符号错误。计算得到的概率t，t1,t-2…1和0符号错误，由于电气子链路结合的概率0,1,2,3…t由光学子链路引起的符号错误。
也就是说，当光学子链路产生随机误差时我= 0,1,2,3…t符号错误时，电突发(或随机)错误子链接有较弱的RS码用te=我依赖:依赖因此，总体上CER可计算如式12所示，其中电子链路和光子链路均为随机误差;式13中光子链路为随机误差，电子链路为突发误差。
表4列出了目标DER0而且信噪比一个电气链路将需要保持光链路的惩罚为0dB, 0.1dB, 0.2dB和0.7dB。我们可以看到，如果光学子链路不能承受较大的损失(换句话说，不能为电气子链路提供更多的FEC能力)，则DER0而且信噪比电气子链路的要求明显收紧。对于采用4:1位多路复用、2:1码字交错和预编码的200/400 GbE系统，如果光子链路只能承受0.1dB的损耗，则电链路的损耗为0.1dBDER0目标必须低于2.1e-5，而如果FEC仅用于电气链路，则只需要1.6e-4。以维护电气子链路DER0target高于1e-4，光子链路大约需要0.7dB的惩罚，这可能是太多了。
先进的选举委员会
前面的部分只关注了GF(2)上的RS(544, 514, 15)代码10)(也称为KP4 FEC)用于100 GbE和200/400 GbE系统以及潜在的编码方案，如4:1位多路复用和2:1码字交织。我们可以看到，对于严重的错误传播情况或多部分链接，KP4 FEC可能无法放松DER0到SerDes设计人员要求或提供的值信噪比编码增益是系统设计者想要的。
另一方面，KP4 FEC在系统数据路径上增加了大约100-200ns的延迟。对于一些低延迟要求的应用程序，需要更短编码和解码时间的替代FEC更具吸引力。在本节中，我们将探索其他选项，包括不同的编码方案，甚至不同的FEC代码。为了探索，将简要讨论三个编码因素，编码增益，编码器/解码器延迟和复杂性。请注意，本文更侧重于性能分析，而对实现复杂性和延迟的详细研究超出了本文的范围。
备选编码方案和RS编码
首先，让我们从一些容易实现的目标开始。
从第3.1节我们得出结论，PMA位复用会损害FEC性能。更糟糕的是，每通道接口为100gb /s的以太网系统可能会将位复用从2:1(部署在当前50gb /s接口中)增加到4:1。为了避免比特多路复用的损失，我们可以考虑第2节中描述的符号多路复用。从表4中我们可以看到，通过用符号复用取代4:1位复用，可以获得超过1dB(不预编码)和高达0.4dB(预编码)的更大的编码增益。然而，位复用是向后兼容的好方法，特别是在芯片到模块的接口上。因此，符号多路复用编码方案更适合于芯片对芯片或背板/电缆接口。
下一个容易实现的目标是增加码字交错深度。当前50gb /s接口的交错深度为2。我们可以考虑将其增加到4，即4:1码字交错。通过这样做，我们期望长爆发错误将进一步划分为4个单独的码字。分析表明，在不预编码的情况下，将码字交错从2:1增加到4:1，可获得高达0.3-0.5dB的编码增益。但是，如果采用预编码，则编码增益可以忽略不计。此外，解码延迟会随着交错深度的增加而成比例地增加，除非在多车道上实现分条以降低设计复杂性的代价来降低延迟。
3理查德·道金斯较容易实现的方法是探索较长的RS码以提高编码增益或较短的RS码以减少延迟。在本文中，我们研究了除KP4 RS(544, 514,15)代码之外的另外两个RS代码:KR4 RS(528,514,7)和Long RS(1023,967,28)，它们都在GF(2)上10)．KR4 FEC的开销(或码率)比KP4 FEC低，但纠错能力较弱t= 7。长RS代码具有与KP4类似的开销，但更长的码字长度(几乎是KP4的2倍)，因此更强的纠错能力t= 28。我们预计KR4代码的编码/解码延迟比KP4略短，但由于更小的门和面积与KP4相比有显著的减小t值，而长RS码有2倍的编码/解码延迟，除非在多个车道上实现分条。
表5显示了采用4:1位复用编码方案并预编码实现1e-18后FEC的FEC性能的误码率三种RS码和不同误差模型的性能。的趋势图21和22FLR性能vs. SerDes检测器DER0而且信噪比三个RS代码的要求。我们可以看到，纠错能力越强，长爆发容错能力就越好，当然这是以编码器/解码器的复杂性和延迟为代价的。
下一代以太网的先进FEC选项
在本节中，除RS码外的其他FEC码将从编码增益、延迟和复杂度方面进行简要讨论。
BCH代码类似于Reed Solomon代码。BCH码是一类循环码[11]。主要的区别是BCH代码在GF(2)之上，因此它是RS代码的二进制版本，用于纠正多个随机错误。BCH码被广泛用于要求低延迟的应用程序，因为它的码字长度比类似的RS码短。然而，BCH编码和解码的复杂性名义上高于RS码，因为它的计算是基于位的而不是基于符号的。BCH编码的另一个缺点是它的性能。与RS码相比，该编码在突发信道中具有较高的DF开云体育官网登录平台网址E误差传播，是脆弱的。
为了实现BCH码和RS码之间的互补优势，我们可以将两者组合在一个级联码[11]中，这是一类纠错码，由一个内部码(BCH码)和一个外部码(RS码)组成。外部代码可以考虑使用KP4类型的RS代码，内部编码器是BCH代码，可以很短，只有正确的t=2或3个错误。通过这样做，复杂性和延迟比KP4本身略高，但提高了编码增益。
对于对编码增益要求高而对低延迟要求不高的光纤链路，可以考虑采用更高级的FEC，如turbo积码、阶梯码或采用迭代软决策译码算法的低密度奇偶校验码(LDPC)。其中一些代码可以提供令人印象深刻的编码增益，并实现非常接近香农极限[11]的信道容量。然而，我们认为它们的长延迟(按我们的顺序甚至毫秒)使它们不适合用于电气链路。
结论
本文研究并模拟了高速串行链路错误传播模型和不同的以太网编码方案，为每车道PAM4接口100+ Gb/s的100/200/400 GbE系统提供FEC性能分析。讨论了1/ (1+D) mod4预编码、PMA位多路复用、符号多路复用和FEC码字交织等不同场景及其对系统整体性能的影响。本文还简要研究了在光电部件之间共用一个FEC的多部件链路。进一步探讨了超越当前KP4代码的先进FEC方案。
这篇论文的早期版本赢得了DesignCon2019年最佳论文奖。
确认
我要感谢我的博通同事Adam Healey和Shaohua Yang，他们通过许多富有成效的讨论和反馈帮助我进行FEC建模和分析。我还想感谢Ciena的Pete Anslow，他花了时间和精力研究他的结果与我们下一代100G和400gb /s以太网系统之间的相关性。
还看到:
什么是FEC，我如何使用它?信号完整性期刊
参考
[1]: IEEE Std 802.3bj-2014 IEEE以太网标准修订2:背板和铜电缆上100gb /s操作的物理层规范和管理参数。
[2]: IEEE Std 802.3bs-2017 IEEE以太网标准修订10:200gb /s和400gb /s操作的媒体访问控制参数、物理层和管理参数
[3]: IEEE标准803cd -2018 IEEE以太网标准修订3:50gb /s和物理层媒体访问控制参数和50gb /s、100gb /s和200gb /s操作管理参数
[4]: IEEE 802.3 100gb /s、200gb /s、400gb /s电接口http://www.ieee802.org/3/ck/index.html
[5]: A. Healey和C. Liu，“56gb /s PAM4芯片对芯片和背板接口的通道运行余量”，DesignCon 2016，加州圣克拉拉，2016年。
[6]:董霞，黄楠楠，张国强，“56G PAM4应用中FEC系统增益的改进工程分析”，DesignCon 2018，加利福尼亚州圣克拉拉，2018年。
[7]:陆勇、马良、莫东、梁良，“高增益、低复杂度、低延迟FEC码在以太网和背板中的应用”，DesignCon 2018，加利福尼亚州圣克拉拉，2018年。
[8]:吉尔伯特，E. N.(1960)，“突发噪声信道的容量”，贝尔系统技术，39:1253-1265,doi:10.1002/j.1538-7305.1960.tb03959.x。
[9]:艾略特，e.o.(1963)，“在突发噪声信道上编码的误码率估计”，贝尔系统技术，42:1977-1997,doi:10.1002/j.1538-73开云体育官网登录平台网址05.1963.tb00955.x。
[10]: P. Anslow，“100GBASE-SR4的误码率和FER”，2012，在线可用:http://www.ieee802.org/3/bm/public/mmfadhoc/meetings/nov29_12/anslow_01a_1112_mmf.pdf
[11]:林珊卓和科斯特洛，错误控制编码，Prentice Hall, 2002年2月。
