当转换器的输入足够随机时，量化误差的分布变得均匀，不可能回溯准确的输入值。当此条件为真时，量化误差可以作为一个独立于其他噪声源(ISI、热噪声等)的噪声源来处理。同样重要的是要注意，量化噪声的均匀分布使其成为有界噪声，与无界高斯噪声相比，它以截然不同的方式影响系统。在本文的范围内，基于信噪比的分析将继续用作比较系统性能的代理，但我们认识到，这样的结果不会直接转化为误码率，尽管具有很强的相关性。

基于信噪比的系统分析

当我们将转换器简单地建模为另一个具有其自身分布和噪声功率的噪声源时，我们可以应用与本研究前面相同的基于信噪比的分析。对于以。为界的均匀分布是转换器的LSB大小，标准偏差(因此RMS噪声功率)是通过找到合适的对于每个架构，我们可以将额外的量化噪声纳入式(3)和式(4)中。

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每车道224 Gb/s:选择和挑战

对于TX FFE体系结构，DAC的全尺寸范围(也称为)为变送器允许的最大摆动。峰值功率约束已经应用于数字领域，因此DAC的全量程范围是=400mV，与前一节中使用的值相同。如果DAC有B位，那么它的LSB大小的术语是由于DAC本质上比ADC阶梯少一个台阶的事实。然而，由于我们主要处理中等到高分辨率的转换器(例如>6位)，这个术语的影响是最小的。因此，我们将dac和adc的LSB大小视为相同

由于这个量化噪声在TX端，它将被信道过滤，就像实际信号一样。因此，接收到的由于量化而产生的总噪声乘以信道的L2范数，即:

因此，TX FFE的最终接收机信噪比为:

现在对于RX FFE架构，ADC的全量程范围是最大通道输出。信道输出的理论最大值是最大TX摆动乘以信道的L1范数。因此，对于具有B位的ADC, LSB大小ADC后面是FFE，这意味着它的量化噪声被FFE滤波器的L2范数放大，就像RX输入噪声一样。然后给出噪声方差RX FFE系统的最终信噪比为:

由式(7)和式(8)可以看出量化器的位置对系统性能的影响。上述结论仍然适用于前一节是主要噪声源。然而，当量化成为主导时，信噪比比较变得不清楚。尽管RX FFE有好处总体而言，TX FFE体系结构具有当谈到量化噪声时。因此，更准确的比较必须考虑信道、量化分辨率和相关系统中的其他噪声源。

仿真结果与讨论

与前几节类似，我们首先使用图12所示的分析方程绘制系统信噪比与RX输入噪声的关系。本节只使用30-tap设置。最后给出了无限分辨率变换器的实验结果，以供参考。总体趋势和结论与之前的分析一致。随着RX输入噪声成为主导，RX FFE架构仍然显著优于TX FFE。

然而，在低噪声环境中，TX FFE可以提供更好的信噪比，这是由于信道滤波的影响，对于低分辨率转换器来说影响更深远(B=6)。另一方面，当分辨率过低时，系统信噪比下降很大，使系统整体性能无法接受。因此，更现实的量化器分辨率通常等于或大于7位。在这样的设置下，量化器效应几乎可以忽略不计，可以得出与以前相同的结论。

量化器也在行为模拟中实现，与分析结果进行比较。图13中只显示了Link 2的结果。再一次，瞬态模拟的信噪比结果与理论分析相吻合。值得注意的是，对于低分辨率转换器，使用自适应RX FFE的好处会减少，因为总系统噪声由量化噪声主导。

为了从不同的角度可视化性能，在三种不同的RX输入噪声设置下，信噪比与量化器分辨率的关系被绘制出来，如图14所示。合理的噪音水平(~ 1-3mV)，系统信噪比在7 - 8位左右趋于平稳，RX FFE开始优于TX FFE。Link 2的瞬态结果也显示在图15中，并且可以从结果图中重申类似的结论。

综上所述，通过在系统中增加转换器，在TX端和RX端使用DSP，由于量化噪声，系统整体性能下降。与考虑FFE系数时的L1与L2范数效应类似，量化噪声也可以看到信道滤波，并且给定感兴趣的信道，可以计算相应的L1和L2范数放大。带DAC的TX FFE在转换器分辨率方面有更宽松的要求，但RX输入噪声影响仍然占主导地位。为了获得合理的系统信噪比和足够的变化余量，需要中等分辨率的转换器，而TX侧转换器的优势消失了。

FFE长度和量化之间的权衡

通过再次研究式(7)和式(8)，可以得出一个重要的观察结果，当涉及量化噪声时，通过无限减小ISI，收益边际是递减的。因此，拥有更多FFE的最小好处可能无法证明实现的成本是合理的。

在本节中，我们将探讨使用信噪比作为度量的FFE长度和量化分辨率之间的权衡，并展示RX和TX FFE在上述权衡中的差异。同样，RX输入噪声也会对最终结果产生重要影响。重要的是要注意这样的分析是依赖于渠道的。虽然仅以链接2为例，但总体趋势和顶级结论将保持正确，而绝对信噪比值可能会有所不同。

图16显示了在不同噪声环境下，不同量化器分辨率下的信噪比与FFE抽头个数的关系。以黑色曲线为参考，表示无限分辨率量化器的结果，与前几节的相应曲线相同。当= 0mV时，TX和RX FFE提供相同的系统信噪比因此只显示一条虚线曲线。我们看到，当没有RX输入噪声时，TX FFE可以优于RX FFE，从而使TX FFE具有优势。对于这个特定的通道，除了稳定的性能提升直到大约15次点击之外，在大约25次点击时还会有另一次性能提升。这意味着特定通道脉冲响应在约16处具有较大的ISI分量^th后游标位置(8个前标)。然而，当量化器只有6位时，这种性能的跳跃就不那么显著了。这与我们的直觉一致，对于低分辨率的系统，增加FFE长度不再有很大的SNR改善。

TX FFE的优势很快消失，即使RX输入噪声水平小。为7位的RX FFE实际上比8位的TX FFE提供了更好的信噪比性能。由于数据转换器在这样的速度下的实现挑战(第4节)，这具有重要的意义存在时，TX FFE变得完全不可行，并且由于峰值功率约束，在现实中有更多的水龙头会降低信噪比性能。

等高线图提供了FFE长度和量化器分辨率之间权衡的更好视图。如图17所示，当没有RX输入噪声时，TX和RX FFE提供了相似的性能。最好的效果出现在更大的分辨率和更多的点击。对于高分辨率量化器(>8bits)，仍然有增加抽头次数的动机，而对于中低分辨率量化器(<6bits)，如果增加抽头次数，等高线图上的信噪比几乎遵循相同的颜色，表明没有显著的性能增益。

有趣的是，对于噪声较大的RX输入环境，TX FFE的等值线图完全改变，而RX FFE的等值线图保持相对不变。这两种架构的总体性能都有所下降，但TX FFE的性能下降更为严重。另一方面，对于TX FFE，增加敲击次数不再有效，实际上会降低性能。峰值性能实际上发生在高分辨率和足够的FFE开关。对于RX FFE，性能峰值仍然在右上角，但对于7位或8位量化器，增加FFE长度也没有太大好处。

硅实现讨论

对于56G及以上的高速链路，系统设计与硅实现和可实现性更加交织在一起。尽管这类系统的电路设计本身是一个巨大而重要的领域，但我们仍然可以通过研究顶级挑战和一阶比较得出有意义的结论。在本节中，我们将讨论DAC和adc各自的设计挑战，并使用最先进的出版物来估计电路功率，以提供TX和RX FFE架构之间更真实的比较。

高速DAC设计的挑战

尽管有许多著名的DAC拓扑，如电阻串和R-2R DAC，但电流转向DAC在高速下应用最广泛。目前，在这样高要求的带宽下，替代方案在很大程度上仍未被探索。即使是电流导向dac的最大挑战之一，也是由于大电流电平和许多单元元件的并行连接，导致输出节点上的大电容，这可能严重限制TX带宽。时钟往往是这类dac面临的最大挑战，尤其是高速率时钟的分布。高频信噪比通常受到抖动和静态定时误差的限制，通常只能容忍几百fs_rms．此外，预驱动程序通常必须是时间交错的(2倍或4倍)，这导致了必须减轻的倾斜和ISI。

随着速度的提高，数字和模拟电路设计之间不再有明确的界限。对于这种理想的dac，数字数据路径设计也变得非常具有挑战性，有许多级别的时钟和并行。让这部分系统来支配权力也不足为奇。对于更先进的工艺技术，布线和布局寄生已经成为限制设计性能的更明确的问题。dac往往有很长的线路，需要复杂的提取工具和许多布局迭代。

此外，有限的S22会导致远端的ISI，这是TX设计中更明显的问题。因此，复杂的t型线圈ESD结构必须与DAC一起设计，这为本已具有挑战性的任务增加了另一个维度。

高速ADC设计的挑战

虽然在GHz采样速度下，与dac相比，adc面临着类似的挑战，但更多的研究工作已经投入到为各种系统构建节能adc上。在所有的架构中，flash ADC是最快的，但由于需要大量的比较器，7b分辨率是不切实际的。目前的解决方案依赖于大量时间交错的SAR adc，在输入和子adc处进行正交采样，运行速度高达~1.5 GS/s。逻辑延迟和亚稳态要求使得子adc难以更快。由于线寄生的主导地位，技术扩展没有多大帮助。

大量的时间交错需要大量的缓冲功率。这也是ADC输入电容和布局寄生的一个强大功能。因此，ADC的输入电容必须管理以保持高带宽。在芯片输入端，通过精心设计的ESD结构实现所需的带宽，这通常是以可靠性为代价的。

ADC功率趋向于在片、交错网络和时钟之间平均分配。通常，在这种速度状态下，功率倾向于与时钟频率的平方成比例增长，因此很难在高速下保持电源效率。

为了利用数字校准降低功率，提出并验证了不同的偏移校准、倾斜校准和增益校准方法。背景校准更容易确保ADC的鲁棒性，因为转换器在RX端，就像均衡器可以有效地适应一样。此外，如果为每个前端采样器保留单独的采样组，DSP均衡器可以吸收一些倾斜。这些均衡器组可以优化调整各自的系数以提高性能，这是TX ffe难以具备的特性。

DAC和ADC之间的功耗估计

尽管高速DAC的性能受到模拟部分的限制，但在现代设计中，时钟和数字往往占主导地位。因此，由于系统中可能包含的不同特性和功能，因此很难估计功率。此外，我们还必须考虑到鉴相器、插补器等。此外，大多数高速dac以前都是在SiGe BiCMOS工艺中实现的，这种工艺速度快，但成本高，而且不像CMOS工艺那样可扩展。

通过查看CMOS工艺中一些最近的高速DAC设计，我们可以使用技术节点缩放来估计最先进的功率。最近最具影响力的出版物之一是[7]，这是一个65nm CMOS的56GSps 6位DAC。据报道，包括测试内存结构，其功率为750mW。对于模拟电路，如果设计是热噪声受限的，由于kT / C的限制，技术缩放并没有真正的帮助。对于数字电路来说，先进的技术过程不仅受到互连寄生的限制，而且还受到电源电压缩放的限制。因此，我们假设功率与晶体管栅极长度成线性比例(而不是二次比例)。以[7]为起点，我们估计16nm的6位DAC的功率为210mW，采样频率为64GSps。

[8]中报道的设计是一个使用18GSps 8位DAC的完整发射机。报告的总功率为144mW(发射机为84mW，时钟为60mW)。如果我们只假设系统的数字功率(在本实验中是乐观的)，我们可以估计在运行于64GSps的情况下，16nm的总发射机功率为300mW。

另一方面，近年来对adc的研究兴趣越来越大，从[6]等详细调查中可以推断出明确的趋势。图18显示了被调查adc的能源效率与它们的关系信噪比和失真比(SNDR)。adc的有效比特数(ENOBs)可以根据公式(9)的SNDR直接计算出来。图中的红圈突出了最近发表的adc的有效比特数(ENOBs)约为6至7的区域。我们看到功率效率(每转换能量)从1pJ到10pJ。

深入研究表明，对于使用交错sar的高速adc，功率效率接近3mW/GSps (3 pJ)。我们估计对于一个64GSps的ADC(考虑到112G应用的设计余量)，功率应该在192mW左右。

另一个图显示了类似的估计值，如图19所示。用于高速adc(不完全受噪声限制)的典型优点(FOM)是每转换步骤的能量效率，如式(10)所示。

当这个FOM与采样频率相对应时，我们观察到它们在对数对数尺度上的线性关系，这表明每当我们打算将转换速度提高一倍时，都会产生异常的成本。红色圆圈强调了频率区域56G - 112G应用的要求，我们观察到FOM在50-500 fJ/ convl -step之间。在当前技术的前沿使用50fJ的乐观值，并假设ENOB为6，我们得到了大约205mW的估发值，采样率为64GSps。

dac和adc的功率估计都在200mW到300mW左右。然而，由于大量的工作和文献调查，我们对adc估计的一致性更有信心。由于模拟电路的性质和布局的寄生性，技术缩放只能为更先进的技术过程提供一阶估计。我们必须承认，DAC的功率估计是乐观的。因此，可以得出结论，adc可以构建得更高效。

总结及未来工作

转换器进一步提高了高速链路的带宽以及强大的DSP功能。高阶调制(如PAM4)对于可能实现的112G链路是必要的，并且需要仔细比较系统架构以构建节能解决方案。在本文中，我们广泛地讨论了前馈均衡器的位置及其对系统性能的影响。

将我们感兴趣的链接视为离散时间滤波器，并使用采样信噪比作为度量，我们研究了当FFE在TX侧时峰值功率约束的限制，以及当它在RX侧时噪声增强。

在RX输入噪声存在的情况下，由于TX FFE的输出信号强度被FFE系数的l1范数降低，RX FFE显著优于TX FFE。给出了系统信噪比的解析表达式，并进行了行为仿真，验证了分析的有效性。除了直接的信噪比性能优势，RX FFE还允许在运行时跟踪环境和电路变化。

转换器随后被包括在系统模型中。本文讨论了量化问题，并假设量化是一个独立的噪声源。对于中分辨率到高分辨率的dac和adc, RX FFE仍然保持其信噪比优势，因为输入噪声影响仍然更深刻。此外，当变换器存在时，FFE开关数量增加的回报边际明显递减。等高线图可以用来找到最优解空间，并指定FFE长度和转换器分辨率。DAC和ADC的功耗是根据最近发布的数据估计的，并推断出下一代的处理技术和速度。

为了今后的工作，可以在系统中加入决策反馈均衡器(DFE)，并与FFE一起研究其效果。分析需要扩展到连续时域，从而考虑时序和FFE对抖动的影响。最近还有一些关于模拟ffe的出版物，例如[9]。将部分FFE置于adc前对系统的影响也需要充分研究，这也需要在电路实现方面进行深入研究。

与大多数复杂领域类似，将链路架构和电路设计在一起非常重要。仅仅评估链路性能和指定组件的需求而不适当地承认硅实现的困难是不够的。通过理解关键构建块的本质和设计挑战，我们可以获得对整体系统性能的有意义的见解，并导致创新的解决方案。

本文最初发表于DesignCon2018.